扫码关注
- 全部
- 默认排序
驱动基础 使用"LED/按键/中断", 引入"查询/休眠-唤醒/POLL/异步通知"等基础知识, PINctrl/gpio/设备树使用
通常在做大型项目的时候我们都会遇到网络管脚号的互换，将PCB网络进行修改，然后就不知道如何直接进行PCB网络反倒，就只能在PCB里面修改好的网络了。然后在原理图里面进行一个个进行网络修改，特别是遇到几百对差分信号的时候，这样的工作量是十分巨大的。如图 我在PCB中修改A的差分和B的差分的位置，我在PCB里面进行换PIN工作
在学习电路设计软件过程中，总会遇到诸多电路设计软件相关难题。为帮助大家解决常见的电路设计软件问题，小编特地带来本文。请注意，本文有关电路设计软件的问题讲解基于protel。如果你想在电路设计软件的学习道路上再进一步，不妨来了解下这些问题哦。 1.原理图常见错误： (1)ERC报告管脚没有接入信号：a.创建封装时给管脚定义了I/O属性;b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上;c.创建元件时PIN方向反向，必须非PIN name端连线。 (2)元件跑到图纸界外：没有在
Orcad输出网表出现“Duplicate PIN Name”的错误，应该怎么处理呢？
我们在进行PCB设计的时候，需要根据不同的PCB板结构以及一些电子产品的需求来进行各种不同区域的设计，包括允许布局区域设计、禁止布局区域设计。允许布线区域设计等等。在Allegro设计中，设置这些就在Areas，如图5-60所示。 图5-60 各类布局布线区域示意图Ø 在Allegro软件中有Route Keepout、Route KeePIN、Package Keepout、Package KeePIN、Via Keepout等多种类型的区域进行设置，对PCB工
cadence allegro Allow test directly on pad：允许测试点在焊盘上，允许时将自动替换已有的过孔。Allow test directly on trace：允许测试点在信号线上，允许时测试点可以直接在信号线上。Allow PIN escape insertion：允许从引脚上自动引出测试点。Test unused PINs：无网络引脚添加测试点。
操作方法如下所示：第一步，按照前面所述的方法，新建一个库文件，绘制好外形框；第二步，点击右侧边栏Place PIN Array，按一定排列顺序来放置管脚，如图2-66所示， 图2-66放置序列管脚示意图第三步，弹出的Place PIN Array属性框编辑需要放置管脚的个数数目以及属性即可，参数设置含义如下所示：l Starting Name：起始管脚的名称，这个先设置数字，后面编属性统一更改；l Star
AD软件如何查看PIN数
在我们利用Altium Designer软件进行设计时，有时候是需要去了解这个PCB项目是有多少PIN以方便我们对于整个项目的了解，那么我们就来以两种方法来看在Altium Designer20软件中如何查看PIN数。
全站最新内容推荐
