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SI 仿真分析高速信号的质量：过孔建模看 stub 长度对谐振的影响、串扰看相邻走线的耦合；用 IBIS 模型+S 参数，仿真眼图、抖动、串扰；过孔 stub 太长会谐振，高速设计要背钻或用盲埋孔。
本文概述
SI 是高速板必做仿真，面试常考：SI 和 PI 区别、过孔建模、串扰、眼图。回答要讲清仿真对象、工具和判据，不是「画完板仿真一下」。
核心要点
SI 分析信号质量：反射、串扰、损耗、抖动，用 IBIS（行为级）或 SPICE（晶体管级）模型
过孔有 stub（残桩），长度 = 信号路径到换层层的距离，太长在 GHz 谐振
串扰来自相邻走线的电场/磁场耦合，间距越大、地过孔越多，串扰越小
眼图是 SI 判据：眼高、眼宽、抖动；闭合=信号质量差
高速串行（PCIe/USB3/DDR）必须做 SI 仿真，低速信号不用
面试官考察点
面试官看你是否真做过高速仿真、是否理解过孔 stub 和串扰。重点听：过孔 stub、背钻、S 参数、眼图判据。
回答思路
先讲过孔 stub 问题，再讲仿真流程，最后讲优化手段。
参考回答
过孔 stub 问题。8GT/s PCIe 波长很短，过孔残桩（stub）会在约 10GHz 谐振，导致回波损耗和插入损耗恶化：
| 过孔类型 | stub 长度 | 适用 |
|---|---|---|
| 通孔（直打孔） | 可能 1mm+ | <5GHz 低速 |
| 背钻（Back Drill） | <0.2mm | 5~10GHz 高速 |
| 盲埋孔（HDI） | 无 stub | >10GHz 或高密度 |
仿真流程。
建过孔模型：把 PCB 板叠层、过孔尺寸（钻孔/焊盘/反焊盘）导入 SIwave/HFSS，提取 S 参数；
通道级联：把过孔 S 参数 + 走线 S 参数 + 连接器 S 参数级联；
加激励：用 IBIS-AMI 模型（PCIe）或 IBIS 模型发伪随机码流；
看结果：眼图（眼高/眼宽/抖动）、插入损耗、回波损耗、串扰。
串扰分析。
相邻走线间距 3W 规则（线宽 3 倍间距）能把串扰压到 -40dB 以下；
攻击线和被攻击线平行长度越长，串扰越大；
地过孔（gnd via fence）打在差分对两侧，屏蔽相邻对；
仿真看 NEXT（近端）和 FEXT（远端）串扰，通常要求 <-30dB。
优化手段。
过孔：背钻去掉 stub，或用盲埋孔；
走线：增加间距、缩短平行长度、地过孔围栏；
端接：源端串阻、末端戴维南端接，减少反射；
材料：FR-4 在 8GT/s 损耗偏大，必要时换低损耗板材（如 Megtron 6）。
