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FY EDU / INTERVIEW SERIES / FPGA / RESET
FPGA面试：同步复位和异步复位有什么区别？为什么要异步置位、同步释放？
复位问题在仿真中可能很难暴露，但在硬件上电、时钟切换或多时钟域系统里容易出现。面试时把“复位有效”和“复位释放”分开讲，会更清楚。
FPGA的复位信号可以随时拉低，为什么释放复位还要考虑时钟？
参考回答
同步复位只有在时钟有效边沿到来时才生效；异步复位不依赖时钟边沿即可让寄存器进入复位状态。但异步复位如果在时钟边沿附近释放，可能违反恢复/移除时间要求，使不同寄存器在不同周期退出复位。常见做法是按时钟域使用复位同步器，实现异步断言、同步释放；具体实现仍需遵循器件原语和综合/时序工具的推荐方式。
01同步和异步各有什么特点
同步复位需要时钟工作才能改变寄存器状态，便于统一按时钟分析，但某些时钟停止场景可能无法立即复位。
异步复位可以在时钟停止时断言，适合部分安全或初始化需求；但其释放时序和分发网络更需要谨慎处理。
FPGA器件内部触发器、BRAM和DSP资源对复位方式的支持并不完全相同，不能假设所有寄存器结构都能无代价使用异步复位。
02异步断言、同步释放的思路
外部复位拉到有效电平时，复位同步器中的寄存器立即被清零；复位解除后，复位信号在目标时钟域经过若干个时钟周期才释放。
不同的时钟域一般应分别处理复位释放，避免某个域在时钟尚未稳定时就开始运行。
对于MMCM/PLL输出时钟，还要考虑LOCKED信号、时钟稳定时间和复位时序。
03仿真与时序检查
仿真覆盖上电复位、运行中复位、时钟暂停和恢复等场景；在Vivado中检查复位同步器识别与CDC/时序报告。
避免对同一目标时钟域的同一个异步复位信号随意建立多条独立同步链，否则不同模块可能在不同周期释放。
认为异步复位只要拉低就安全，完全不关心释放时刻；或者直接把未经同步的外部复位送到多个时钟域。
如果FPGA有100MHz和200MHz两个时钟域，你会用同一条复位同步链给两个域释放复位吗？
常见追问 FAQ
所有FPGA设计都必须采用异步复位吗？
不是。是否需要复位、采用同步还是异步复位，要结合器件资源、时钟条件、系统安全和官方设计指南决定。
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