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ADC前端加了RC，幅度为何反而变小？
ADC前端的RC既是滤波器，也是采样瞬间的供电网络；截止频率合适，不代表采样电容已经充到位
高速ADC前端加一颗串联电阻和对地电容，频谱上的高频噪声下降了，满量程幅度却变小，通道间增益也不一致。把电容减小后幅度回来，噪声又上升。这个拉扯不是元件精度问题，而是滤波和采样建立共用了一组RC。
无缓冲高速ADC的输入并非一个恒定高阻。采样开关周期性闭合，内部采样电容要在有限采集窗口内从外部网络获取电荷。每次切换还会把一部分瞬态扰动推回输入端。
所以前端RC不能只按一阶低通公式算截止频率。它还要隔离电荷回灌、保证驱动器稳定，并让ADC引脚在采集结束前达到目标精度。
先分清ADC有没有输入缓冲
带内部缓冲的ADC会把采样网络与外部驱动器隔开，输入阻抗通常更容易处理；无缓冲架构直接暴露开关电容，输入阻抗会随采样状态和频率变化。
图1 无缓冲ADC的采样开关直接从外部驱动网络取电荷
同一系列器件可能在不同模式下启用或旁路缓冲，数据手册给出的输入带宽、满量程和共模范围也会变化。前端电路不能只看分辨率和采样率就照搬。
资料中的无缓冲输入结构清楚显示，外部引脚后面就是采样开关和电容。理解这个结构后，RC造成的幅度误差就不再是静态分压那么简单。
输入阻抗会随频率和采样动作变化采样电容平均吸收的电流会随输入频率、采样率和信号幅度改变，等效输入阻抗不是一只固定电阻。驱动器看到的是周期性脉冲负载，而不是平滑正弦电流。
图2 高速ADC输入阻抗会随工作模式和频率发生变化
串联电阻可以隔离驱动器与采样瞬态，提高稳定性；对地电容可作为局部电荷库。可电阻过大或电容过大，又会让节点在采集窗口内来不及恢复。
因此器件手册常给出推荐驱动网络和允许范围。它们不是唯一答案，却是经过采样结构验证的起点。改变阻容后必须重新做建立和失真验证。
幅度变小，本质是建立误差没有消失采样开关闭合后，外部电容与内部采样电容重新分配电荷。驱动器通过源阻抗和串联电阻把节点拉回目标电压，这个过程需要时间。采集窗口结束时仍有残差，转换结果就偏低。
高频输入、满量程摆幅和多路复用后的大步进最容易暴露问题，因为相邻采样之间需要补充的电荷更多。低频万用表测量正常，并不能证明动态建立合格。
图3 采样脉冲对应的输入扰动会直接占用建立时间
示波器应同时观察驱动器输出端和ADC引脚。前者稳定、后者在采样边沿出现明显台阶或拖尾，说明问题集中在隔离电阻、局部电容和采集时间。
RC要同时过三道检查第一道是信号带宽与抗混叠：目标频段不能被过度衰减。第二道是驱动器稳定性：容性负载和隔离电阻要符合放大器要求。第三道是采样建立：最坏步进在采集窗口内达到所需误差。
计算时把信号源输出阻抗、保护器件、串联电阻、外部电容、ADC输入电容和采样时间放进同一模型。分辨率越高，允许的建立残差越小，不能只用“几个时间常数”粗略判断。
图4 带内部缓冲的输入结构会显著改变外部驱动条件
验证可用低失真正弦波比较不同频率与幅度下的增益、SNR和THD，再用阶跃或通道切换检查大信号恢复。调阻容时每次只改一个变量，结果才可追踪。
差分ADC还要保持两路阻抗对称。只在一侧增加保护电阻、两只电容容差差异过大，都会把共模扰动转换成差模误差。器件布局和寄生也应尽量镜像，而不是只让原理图数值相同。
驱动放大器的输出摆幅和共模范围要在最坏输入下复核。ADC满量程附近幅度变小，有时并非RC建立不足，而是放大器接近电源轨后输出阻抗升高，两种机制可通过降低输入幅度和延长采集时间区分。
外部保护二极管和模拟开关会增加结电容，而且电容随端电压变化。把它们遗漏在模型外，低电平测试可能正常，大信号时失真却突然上升。仿真模型应覆盖工作电压，不只使用一个固定小信号电容。
多通道ADC切换时，前一通道残留电荷会影响后一通道。源阻抗高的通道尤其明显，可通过增加采集时间、降低驱动阻抗、安排通道顺序或丢弃切换后的第一次结果改善。
PCB上串联电阻应靠近ADC引脚还是驱动器，要结合目的判断。若主要隔离ADC回灌，通常靠近ADC更直接；若用于稳定运放容性负载，则要按放大器建议控制其与负载电容的相对位置。
调试时不要只看平均码值。记录正弦幅度、相位、THD和不同通道误差随采样率的变化。采样率一降误差明显减小，通常说明采集窗口或驱动建立是关键，而不是静态增益电阻。
结论
ADC前端RC不是越强越安静。它必须在滤掉带外能量的同时，为采样电容提供足够快、足够稳定的充电路径。
遇到幅度变小，先确认缓冲模式，再把采集窗口与前端总阻抗算清楚。截止频率只是第一张表，建立误差才决定每一个码是否可信。
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