大厂FPGA岗面试，手撕状态机和调时序哪个更常考-凡亿课堂

最近帮几个准备FPGA面试的朋友整理题目，发现一个有意思的分歧：有人觉得状态机是面试必考，毕竟"手撕序列检测"几乎成了FPGA面试的保留节目；也有人坚持时序约束才是大厂筛人的核心关卡，不会写XDC基本过不了二面。

两边都有道理。但到底哪个考得更多、更关键？今天把这两个方向掰开聊聊，顺便说说怎么准备最省力。

先说结论：都考，但层次不同

翻了一圈大厂FPGA岗的面试真题，状态机和时序约束几乎100%出现，不存在"选一个"的问题。区别在于——状态机考你会不会写，时序考你懂不懂原理。

状态机偏向基础能力验证，一面手撕代码用；时序约束偏向工程深度判断，二面三面聊项目时绕不开。说白了，状态机是门票，时序才是天花板。

图1：FPGA开发板与调试环境

手撕状态机：几乎所有面试的第一道关

状态机是FPGA设计里最基础的控制逻辑构建方式，面试官拿它考你，看的是几个东西：能不能把需求转成状态转移图、代码风格规不规范、知不知道三段式写法。

最常见的考法就是序列检测。比如"检测序列1101，匹配输出1，否则输出0"，要求15分钟内在白板或共享屏幕上写出来。

手撕状态机三个核心检查点：
① 状态转移逻辑有没有遗漏default分支（防锁存器）
② 时序逻辑是不是用的非阻塞赋值（<=）
③ 输出逻辑跟状态跳转是否分离（三段式）

写法上，面试官一般期望看到三段式：第一段状态寄存器（时序逻辑）、第二段状态转移（组合逻辑）、第三段输出逻辑（时序逻辑）。一段式和两段式不是不行，但三段式的结构最清晰，综合出来的时序也最好。

还有个容易踩的坑：always @(*)里写状态转移，next_state必须给默认值，不然一旦某个分支漏了赋值，综合器就会推断出锁存器。面试官看到锁存器，基本直接扣分。

除了序列检测，状态机还常考Moore型和Mealy型的区别。Moore输出只跟当前状态有关，稳定没毛刺但状态数多；Mealy输出跟状态和输入都有关，响应快但可能有毛刺。实际工程里Moore用得更多，因为输出干净。

时序约束：大厂二面三面的"分水岭"

如果说状态机是"你会不会写代码"，时序约束就是"你写的代码敢不敢上板"。

图2：HDL代码与波形仿真

时序约束的考法比状态机深得多，一层一层剥着问：

第一层：什么是建立时间和保持时间？——这个答不上来基本可以直接走了。建立时间是时钟沿前数据要稳定的时间，保持时间是时钟沿后数据还要稳住的时间，违反了就进亚稳态。

第二层：怎么写约束？——create_clock -name clk -period 10 [get_ports clk]，给你一个100MHz的时钟，写得出XDC语句才算入门。再追问输入延迟set_input_delay、输出延迟set_output_delay、伪路径set_false_path，能写出来说明你真做过项目。

第三层：时序违例怎么修？——这才是拉开差距的题。面试官想听的不是"我调了参数"，而是一套系统化的优化思路：

代码级	流水线打拍、拆分长组合逻辑、寄存器配平
约束级	set_false_path剔除无关路径、set_multicycle_path放宽慢信号
工具级	换"速度优先"策略、手动物理约束关键路径

有经验的面试官还会追问跨时钟域（CDC）处理——单bit打两拍、多bit用异步FIFO、握手协议，这些本质上都跟时序约束强相关。格雷码指针、空满判断逻辑，答得上来说明你真做过异步FIFO的设计。

有个面试高频追问："仿真能过但上板跑飞，可能是什么原因？"——80%的答案是时序问题。没约束时钟、没约束IO、CDC处理不到位、复位释放时机不对，都是真实项目中踩过的坑。