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1、什么是Setup 和Holdup时间？答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足set
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最近帮几个准备FPGA面试的朋友整理题目，发现一个有意思的分歧：有人觉得状态机是面试必考，毕竟"手撕序列检测"几乎成了FPGA面试的保留节目；也有人坚持时序约束才是大厂筛人的核心关卡，不会写XDC基本过不了二面。两边都有道理。但到底哪个考得
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