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凡亿是国内领先的电子研发和技术培训提供商,是国家认定的高新技术企业。以“凡亿电路”“凡亿教育”作为双品牌战略,目前近110万电子会员,技术储备为社会持续输送7万余人高级工程师,服务了1万多中小型企业合作伙伴。
走线未完全连接上
TX等长误差100mil,时钟信号也要进行等长
走线不要有直角
其他没什么问题
以上评审报告来源于凡亿教育90天高速PCB特训班作业评审
如需了解PCB特训班课程可以访问链接或扫码联系助教:
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Altium Designer 21在之前版本的基础上对蛇形等长功能进行了优化,大大提高了设计的效率和规范性,具体改进可以参考以下说明。1.1新增两种等长样式 在之前的版本设计当中,等长设计时只有单一的U形等长。Altium Designe
BGA内的电源并未处理,注意要么铺铜要么在电源层进行分割:注意看下U1-U16的地址控制时钟需要组内满足误差 ,还存在报错 ,重新组内等长:U16-U17的地址控制时钟注意对内的等长误差,还存在报错:数据线内也存在等长误差报错:数据线之间满
我们在之前的学习中,学过DXF结构文件的导入,因为我们有时候设计PCB的时候,会碰到异形的板框,那么我们就要用DXF文件将结构图导入进PCB中,然后再进行板框制作,最后再进行PCB设计
1.485走内差分需要再优化一下2.跨接器件旁边尽量多打地过孔,间距最少1mm3.网口差分对内等长误差5mil4.模拟信号走线需要加粗5.电感所在层的内部需要挖空处理6.反馈从电容后面取样,走10,mil7.输入打孔要打在滤波电容前面8.注
注意差分出线要尽量耦合,对内需要再优化一下2.跨接器件旁要多打地过孔,间距最少要满足1.5mm,建议2mm,有器件的地方可以不满足3.此处差分需要优化一下,可以打孔从底层走线4.模拟信号走线需要加粗处理5.反馈信号需要从输出电容后面打孔,走
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