差分走线，信号换层过孔数量，等长长度把控，阻抗控制要求，跨分割的损耗，走线拐角的位置形状，绕线方式对应的插损和回损，布局不妥当造成的一系列串扰和叠层串扰，布局不恰当操作焊盘存在的stub。

差分连接焊盘走线不要重叠、锐角，两边保持一致变压器除差分走线以外其他所有走线加粗到20mil以上差分走线尽量耦合差分走线出焊盘尽快耦合保持长度一致时钟信号包地打孔处理rx、tx分别建立等长组控制100mil误差分别等长走线应连接到焊盘中心，

​利用Xsignals向导即可自动进行高速设计的长度匹配，它可以自动分析T形分支，元件，信号对和信号组数据，大大减少了高速设计配置时的时间消耗。

我们在进行PCB设计的时候，会碰到需要去标注板框的长度跟宽度。而且有时候还限制了必须要用MM或者MIL的单位，那么这个时候我们如何去进行单位的切换呢？

在高速设计中，基于时序的考虑通常要对信号做线长匹配。对于Allegro PCB设计者来说，我们在等长的时候经常会提到X-NET，利用X-NET功能我们能够很快的计算多点拓扑结构等长长度，并且还能够计算数据组等长误差，很是方便，但是我发现在给很多学员教学的过程中，很多人不清楚这个功能的使用，那么我们这次抽时间弄成一个专题来详细的给大家讲解一下。

大家好！请教个问题，我新建了XSIGNAL 类，选择了最长的一根线作为基准，规则里设置了这个类的线长都在这条线的±1mm，其他的线以它为目标绕等长，有什么办法可以清晰的看到长度绕够了呢，现在我绕等长的时候老是没有提示，绕一点要去看下左边框里

等长里面等长延时：Actual Margin Length这3个长度跟实际测试NET总长不一样，这3个值到底是什么意思？

4层核心板视频讲解flash地址线等长的时候，为什么A15-A19这几根线按照2800mil走，而不是参考A0-A14的长度，这样A0-19长度不一样，信号延时不是不相等吗？

一块DDR3的数据线，数据线的长度差在50mil内，是指所有的数据线都在同一个50mil误差内，还是LD和UD各自在50mil误差内？比如LD在1000mil~1050mil，UD在2000~2050mil内，这种布线可行吗？