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1、核心区别（白话版）输出决定方式组合逻辑：输入变，输出立刻变，像“即兴表演”时序逻辑：输出=当前输入+历史状态，像“看剧本演戏”电路组成组合逻辑：只有逻辑门（与/或/非），无“记忆细胞”时序逻辑：逻辑门+存储元件（触发器/锁存器），自带“
数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。今天用最接地气的方式，带
在数字电路设计中，毛刺是组合逻辑输出中常见的短暂无效脉冲，可能引发系统误动作。理解其产生机理并选择有效解决方案至关重要。1、毛刺产生原因毛刺源于组合逻辑中多路信号传输延迟差异。当输入信号同时变化时，不同路径的逻辑门延时导致输出电平跳变不同步
说起来，流水线应该是FPGA/数字电路设计里最常见的优化手段了。入门的时候大家都学过：想提升时钟频率，就把大组合逻辑拆成多级，中间插寄存器。这招确实管用，一用一个准。但问题来了——流水线是不是越深越好？频率跑不上去就无脑加寄存器，这样行不行
if漏写一个else，为何综合出锁存器？组合逻辑没有覆盖所有输入情况，综合器只能替你记住旧值 在组合逻辑always块里，某个输出若只在if为真时赋值，条件为假时就没有新值。为了满足“保持原值”的行为，综合器会推断电平敏感锁存器；问题不在语
setup放宽两拍，hold为何也跟着变？set_multicycle_path不是给路径加时间，而是告诉分析器换一组发射、捕获与保持边沿 一条组合逻辑明确允许两拍完成，工程师给它加了-set_up 2，setup报告立刻变绿。可重新跑ho
代码不长，组合逻辑为何还是跑不快？RTL看起来很短，并不代表综合后的组合路径就少；真正决定速度的是LUT分解层级和互连跨度 一条if里只写了几个条件，一个assign也只有一行，为什么综合后关键路径还是穿过好几级逻辑？因为RTL是功能描述，
case少写default，为何综合出锁存器？组合逻辑没有覆盖所有输入情况，综合器只能替你记住旧值 在组合逻辑always块里，某个输出若只在if为真时赋值，条件为假时就没有新值。为了满足“保持原值”的行为，综合器会推断电平敏感锁存器；问题
组合逻辑少写一个敏感信号，仿真结果就会失真组合逻辑表达式没写错，综合报告也没有锁存器，RTL仿真里输出却会莫名保持旧值：某个输入变化后毫无反应，等另一个信号动一下才一起更新。这里常见的根因不是门级电路有记忆，而是组合always块漏写了敏感
同样是选择逻辑，if为什么可能比case更慢？两段RTL都是“满足某个条件就选一路数据”，仿真结果也一样，综合后的关键路径却可能差几级MUX。连续if/else表达的是“前面条件优先”，后面每一项都要等前面被排除；互斥、完整的case更容易
