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还存在较多飞线,基本上是电源以及地没有连接:电源主干道器件尽量靠近管脚,不要间隔那么远,主干道器件优先级最高,其他的配置电阻电容可以调整的:电源输出的反馈信号也没有连接:器件尽量整体中心对齐处理下:此处电源连接的线宽完全满足不了载流大小,需

全能19期-Allegro-茉宣第一次作业——DCDC

此处DCDC5.0V线宽满足不了载流:电感内部放置铜皮挖空区域,进行内部挖空:注意LDO电源的器件尽量整体中心对齐下:扇孔注意下对齐:看下此处的VCC-IO线宽是否能满足载流:器件注意对齐:以上评审报告来源于凡亿教育90天高速PCB特训班作

全能19期-Allegro-茉宣第三次作业——PWU

注意过孔尺寸不符合规范,孔径跟焊盘尺寸比例是 焊盘的尺寸为两倍孔径大小+ - 2mil:常见的有8/16 10/20 10/24mil等,自己去修改过孔尺寸。注意主干道器件整体中心对齐:电感当前层内部注意挖空处理:注意焊盘出线规范,从焊盘两

全能19期-AD- 宋文孝-第一次作业-DCDC模块的PCB设计

芯片中间的散热焊盘两面都需要开窗过孔不要打在焊盘上,调整一下走线不要从电阻中间穿过电容靠近管脚放置跨接器件旁边尽量多打地过孔,间距最少1.5mm,有器件的地方可以不满足,其他地方尽量满足tx和rx之间尽量用一根20mil的地线分割开来以上评

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PCB Layout 2023-07-04 19:10:44
全能19期 朱腾——第三次作业{2}——千兆网口作业评审

注意板上的直角铜皮都重新优化下,优化成钝角:注意电源输入的这个瓶颈铜皮宽度完全满足不了载流,自己优化下布局布线加宽铜皮宽度,满足载流大小:铺铜不要存在直角以及下图中的尖刺:看下主干道上的焊盘十字连接的宽度加起来能否满足载流:不满足继续加宽连

全能19期-AD- 张冰-第一次作业-DCDC模块的设计

差分信号连接到过孔没有保证耦合:走线注意中心跟中心连接,注意走线规范:焊盘内走线宽度最多与焊盘同宽,拉出焊盘之后再去加粗走线:扇孔注意对齐调整:其他的没什么问题。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课

全能19期-AD- 董超-第三次作业-百兆网口模块作业

BGA内的电源并未处理,注意要么铺铜要么在电源层进行分割:注意看下U1-U16的地址控制时钟需要组内满足误差 ,还存在报错 ,重新组内等长:U16-U17的地址控制时钟注意对内的等长误差,还存在报错:数据线内也存在等长误差报错:数据线之间满

AD-全能19期-第八次作业两片SDAM设计

注意电感底部不要放置器件以及走线,底部的器件爱你可以往IC下面塞,整体布局还需要更改:注意绘制铜皮不要存在直角:铜皮尽量宽度均匀点,优化下:看下LDO输入的载流大小是多少,按照比例计算对应的线宽要多少满足载流,注意加粗线宽:焊盘扇孔进来调整

全能19期-AD-FMC-第二次作业-PMU模块layout设计

铜皮注意不要直角以及锐角,尽量钝角,都有优化下:电感当前层的内部可以挖空处理:注意这里GND铜皮瓶颈处加宽铜皮宽度尽量铜皮宽度均匀点:注意反馈信号加粗8-10MIL即可:此处器件不要干涉了:其他的没什么问题,特别注意整体铜皮需要优化。以上评

全能19期 ADTbabhs-第一次作业-DCDC模块PCB设计

注意此处扇孔可以直接打在走线中间,这样拉出去形成了直角:注意个别过孔的间距,不要割裂了铜皮:注意数据组跟地址控制时钟组之间用GND走线隔开:再有空间的情况下 ,自己处理下。等长注意GAP尽量大于等于3W长度:优化处理下。其他的等长误差没什么

全能19期-Allegro-Charlie_Wu-第五次作业-SDRAM设计