两个时钟域之间传数据，双触发器同步器和异步FIFO怎么选？-FPGA工程师面试-凡亿教育面试平台

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FPGA项目经常同时存在系统时钟、外部接口时钟、采样时钟和高速收发器用户时钟。面试官问CDC跨时钟域时，重点不是背出两个触发器，而是判断不同数据类型应该采用哪种跨域结构。

面试先说结论

CDC是Clock Domain Crossing，指信号从一个时钟域传到另一个没有确定相位关系的时钟域。稳定的单比特电平通常可使用两级触发器同步；窄脉冲需要脉冲展宽、toggle或握手机制；多位数据总线不能简单地对每一位各加两级触发器，通常要使用握手协议或异步FIFO保证数据一致性。

异步信号可能在目标时钟采样窗口附近变化，触发器违反建立时间或保持时间要求后，输出可能在一段时间内无法快速稳定到0或1，这就是亚稳态风险。两级触发器同步器为第一级提供恢复时间，降低亚稳态传播到后级逻辑的概率，但不能从数学上保证风险绝对为零。

对跨域后仍保持足够长时间的单比特状态信号，可以在目标时钟域串联两级触发器，第二级再供后续逻辑使用。两级触发器之间不应插入组合逻辑，工程上常标记ASYNC_REG等属性，并尽量让同步器靠近放置，以改善亚稳态恢复时间。

如果源时钟域的脉冲很窄，目标时钟可能完全采不到，需要toggle同步、脉冲展宽或请求/应答握手。对于多位数据总线，逐位同步可能让各位在不同周期稳定，造成数据撕裂；连续数据流或高吞吐场景通常使用异步FIFO，低吞吐控制数据可采用握手方式。

Vivado的Report CDC可以帮助识别跨域路径、同步器结构和潜在风险。异步时钟组或false path约束用于告诉静态时序分析工具哪些时钟关系不可按普通同步路径计算，但约束不能替代正确的CDC电路。必须确认真实跨域路径已经有合适的同步结构。

误区1：把多位总线的每一位都分别做两级同步，就认为数据一定一致。

误区2：只添加set_clock_groups或false path约束，却没有真正设计同步器、握手或异步FIFO。

面试追问：如果源时钟域发出一个只有一个源时钟周期宽度的脉冲，而目标时钟更慢，双触发器同步会有什么风险？

目标时钟可能在脉冲已经结束后才采样，因此完全漏掉事件。可采用toggle同步、脉冲展宽或请求/应答握手，具体取决于事件频率、是否允许合并事件以及系统吞吐要求。