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POWER INTEGRITY · 基础原理
这道题看似基础，但可以一口气考察瞬态电流、寄生电感、PCB布局与器件选型。
先给结论
去耦电容给芯片瞬态负载提供局部电流路径，并降低供电网络在相应频段的阻抗；放置位置、环路电感、器件ESR/ESL与目标频段同样重要，0.1μF不是万能答案。
① 面试官到底在考什么？
数字IC内部开关瞬间会改变电流需求。供电路径并不是理想零阻抗：导线、过孔和电容自身都具有寄生电感。距离远时高频电流回路变大，局部电源波动容易加重。
② 工程思路：按这个顺序展开
01 / 从频段与目标阻抗入手
先看IC数据手册的去耦建议、瞬态电流及允许电源噪声。高频电流需要小电流环路；较低频能量需求还要靠板级储能和电源调节。
02 / 从电容结构到布局
尽量让电容电源端贴近对应VDD，地端通过短而低电感的路径接入地平面；需要考虑过孔、焊盘走线和供电脚的相对位置。
03 / 从样机测量核实
用合适的探头回路测芯片供电脚附近的纹波与瞬态跌落，避免把长地线引入的拾取噪声误认为芯片供电噪声。
③ 常见失分点
所有芯片都只放一个0.1μF，忽略数据手册和电流波形
电容摆在离芯片较远的电源入口，却声称完成高频去耦
随意增加电容而不考虑ESL、ESR、反谐振及布线
④ 面试时可以这样回答
“去耦电容不是为了让静态电压‘更准’，而是降低芯片附近的高频供电阻抗、提供瞬态电流。具体选多大容量、放几个，要结合芯片厂商建议和PDN频段需求。布局时我更在意电容与VDD/GND之间的回路电感，并会在样机上测供电点波形进行验证。”
面试官可能继续追问
同样是10nF和100nF，为什么在某些高频下更小的电容反而可能更有效？
