高速差分对布线与等长控制有哪些要点？PCB工程师面试从阻抗讲到时序裕量-凡亿面试

PCB设计中高级技术基础题

PCB板上高速差分对走线微距摄影，绿色阻焊板上细密铜箔走线和过孔

本文概述

差分对是高速信号（USB、HDMI、PCIe、DDR等）的核心布线方式。面试中需要讲清差分阻抗的计算前提、耦合方式选择、等长控制的优先级、背钻与过孔处理，以及时序裕量的估算方法。不能只背"差分阻抗100Ω"而忽略板材、叠层和频率条件。

核心要点

差分阻抗由线宽、间距、介质厚度和介电常数共同决定，100Ω是常见目标而非通用值
耦合方式分紧耦合和松耦合，紧耦合抗共模噪声好但串扰大，松耦合反之
等长控制优先级：对内等长（p/n skew）> 对间等长（同组总线），误差需结合速率和时序预算
过孔会引入阻抗不连续，高速差分对过孔需做反焊盘优化和背钻
差分对换层时参考平面需连续，跨分割会导致回流路径断裂

高速差分对布线时，阻抗控制、等长匹配和耦合方式应该怎么处理？请结合实际项目说明。

面试官考察点

面试官考察的核心是你是否真正理解差分信号的物理本质，而不是背规则。

具体看三点：

阻抗计算能力：能否说出差分阻抗与哪些参数相关，是否知道不同协议（USB 90Ω、HDMI 100Ω、PCIe 85Ω/100Ω）的差异
工程取舍能力：等长、耦合、过孔、参考平面之间出现矛盾时如何排序
问题定位能力：如果差分对信号质量差，能否从阻抗不连续、过孔残桩、参考平面断裂等角度排查

回答思路

建议按"定义→计算→布线→验证"四层结构回答：

先定义：差分信号是两根等幅反相信号，接收器取差值，共模噪声被抑制
再计算：差分阻抗 = 2×(单端阻抗 - 互阻抗)，与线宽W、间距S、介质H、介电常数Dk相关；用极场求解器（如Polar Si9000）计算，不能只靠经验公式
布线规则：对内等长优先（通常±5mil以内，具体看速率），对间等长看时序预算；耦合长度尽量一致；避免在差分对上打过孔，必须打时成对打并做反焊盘优化
验证手段：TDR测阻抗、眼图看信号质量、时序分析算裕量

参考回答

差分对布线我一般分四个层面处理。

第一，阻抗计算。差分阻抗不是固定值，USB 2.0是90Ω±15%，HDMI/DP是100Ω±10%，PCIe Gen3/4是85Ω±10%，DDR4是差分时钟100Ω。计算时需要知道叠层结构（介质厚度、铜厚）、板材Dk（FR-4约4.2-4.5，高频板如Rogers RO4350B约3.48）、线宽和线间距。我一般用Polar Si9000或Allegro的内置场求解器计算，而不是只靠经验公式。需要注意Dk是频率相关的，FR-4在1GHz以上Dk会下降，高速设计要用对应频率下的Dk值。

第二，耦合方式。紧耦合（间距约等于线宽）的好处是两根线耦合紧密，外部共模噪声对两根线的影响接近，接收器更容易抑制；缺点是对内串扰大，且如果一根线出问题另一根受影响大。松耦合（间距2-3倍线宽）则相反。实际项目中我一般按协议要求来，比如HDMI建议紧耦合，而有些SerDes协议允许松耦合。关键是整根差分对的耦合方式要一致，不能一段紧一段松，否则阻抗会跳变。

第三，等长控制。优先级是对内等长高于对间等长。对内p/n skew一般控制在±5mil以内（对应约5ps的时延差，FR-4中约1mil=6ps），具体要看协议要求，比如PCIe Gen3要求对内skew小于5ps。对间等长要看总线时序预算，比如DDR4的DQS和DQ之间要求±25mil以内，而地址/命令总线要求更宽松。等长补偿时要用蛇形线，蛇形线的拐角要45度或圆弧，不能90度；蛇形线的间距要大于3倍线宽，避免自身串扰。

第四，过孔和参考平面。差分对尽量不打过孔，必须打时两根线成对打过孔，过孔间距要和布线间距一致，反焊盘（anti-pad）要适当加大以减小寄生电容。速率超过5Gbps时过孔残桩（stub）需要背钻（back-drill），否则残桩会引起谐振。参考平面必须连续，差分对不能跨电源/地平面分割，否则回流路径断裂会引起EMI和信号质量问题。如果必须换层，换层处要有地过孔提供回流路径。

工程经验：我一般在布线前先做阻抗计算和叠层设计，布线中用DFM规则检查等长和间距，布线后用TDR抽测阻抗、用眼图验证信号质量。如果项目时间紧，至少要保证对内等长和参考平面连续这两个底线。

面试官可能追问

追问 1：差分对的蛇形线等长补偿，蛇形线的段长和间距有什么要求？

蛇形线段长一般不超过信号上升沿在介质中传播距离的1/3（比如上升沿100ps，FR-4中约16.7mm，段长控制在5mm以内）。蛇形线间距要大于3倍线宽，减少自身串扰。拐角用45度或圆弧，避免90度直角引起阻抗突变。等长补偿要放在信号路径的末端或均匀分布，不要集中在一处。

追问 2：如果差分对必须跨平面分割，有什么补救措施？

最佳方案是避免跨分割。如果无法避免，可以在分割处下方加一个"桥接"电容（0.1μF或更大），为高频回流提供交流通路；或者在差分对旁边打地过孔，用接地铜皮做参考平面的局部连接。但这些都是补救措施，效果有限，高速信号（>3Gbps）不建议跨分割。

追问 3：TDR测差分阻抗时，测试结果和设计值偏差较大，可能是什么原因？

可能原因包括：1) 测试探针的校准和去嵌不准确，参考平面没移到被测点；2) 实际板材Dk和设计用值有偏差（FR-4批次差异可达±10%）；3) 铜厚不均匀或蚀刻因子导致实际线宽偏差；4) 测试路径上有过孔、连接器等不连续结构，影响TDR读数；5) 测试时的上升沿时间不同，TDR结果会有差异（上升沿越短，看到的不连续越明显）。

追问 4：PCIe和USB的差分阻抗要求不同，叠层设计时怎么兼顾？

如果同一层上既有PCIe（85Ω）又有USB（90Ω）差分对，可以通过调整线宽来实现不同阻抗——在相同叠层下，线宽越宽阻抗越低。但更常见的做法是把不同阻抗要求的差分对放在不同层，或者统一按100Ω设计（很多接收器有阻抗容忍范围，85-100Ω通常都能工作）。设计前要确认协议的阻抗公差范围，比如PCIe Gen3是85Ω±10%（即76.5-93.5Ω），USB 2.0是90Ω±15%（即76.5-103.5Ω），两者有重叠区域。

追问 5：差分对内的两根线可以分开走吗？比如一根走顶层一根走底层？

不建议。差分对的两根线应该在同一层、相邻走线，保持耦合一致。如果分开走不同层，耦合方式完全改变，阻抗会跳变，且两根线的环境不同（参考平面、过孔、串扰源不同），会引入额外的skew和共模噪声。只有在非常特殊的情况下（如BGA扇出空间不足）才会短暂分开，但必须尽快回到同一层并补偿等长。