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凡亿教育是凡亿旗下专注于电子工程师人才培养与工程实践教育的专业品牌,致力于打造“电子工程师梦工厂”,构建以工程实践能力和就业发展为导向的电子设计人才培养平台。依托凡亿集团在电子产品研发、硬件设计、PCB设计、信号完整性分析、PCB制造及电子产业服务等领域长期积累的产业经验,凡亿教育将企业真实研发流程、工程标准和项目经验融入人才培养体系,帮助学习者从知识学习走向工程实践。
Cadence Allegro软件会自带的一些常用的PCB封装库,大家可以自行调用,它所存储的路径为:
X:\Cadence\Cadence_SPB_17.4-2019\share\pcb\pcb_lib\symbols,如图所示:
01什么是Temp Group?所谓的Temp Group,就相当于临时创建的Group组,用于很多元素的选择,用于一起执行某项命令,比如移动、复制等等。执行完命令之后呢,Group组就打散了,不存在了,今天我们以移动命令为例,讲解一下如何使用Temp Group功能。第一步执行移动命令,Edit-
答:沉板器件即器件的管脚不是在其底部位置,是在它本体的中间位置,不像常规的器件一样,直接可以安装到PCB板子上,而是需要在PCB板子上进行挖槽处理,将其凸起的部分透过PCB板,让其管脚可以正常地贴装到PCB板子上,如图4-77所示: 图4-77 沉板器件处理示意图需要沉板处理的器件封装一般可按以下方法进行:Ø 开孔尺寸:器件四周开孔尺寸应保证比器件最大尺寸单边大0.2mm(8mil);保证能正常放进去。Ø 开孔尺寸标注:开孔标注通常标注在Board_Ge
答:在将网表导入到PCB的过程中,经常会出现封装内管脚名或者数目与原理图内的器件管脚不一致,从而导致导入过程中报错,如图4-90所示: 图4-90 导入网表提示解析示意图上图是一个比较典型的封装中管脚与原理图中不一致而出现的报错内容。从上示报错内容(红色框标识的内容)可以获取以下信息点:Ø 器件的封装名为ERF8-40。Ø 封装中有几个多余的管脚,管脚名为41、42、43、44、45、46、47、48。Ø 封装中缺少了几个管脚,管脚名为H1、H
答:打开Route选项设置面板,左侧边栏选择Connect选项,如图5-232所示,我们对常规的几个设置选项进行说明一下,具体如下:
一个学习信号完整性仿真的layout工程师作为layout工程师,首先的输入条件就是原理图,也就是常说的(原理图导出网表文件)网表文件,有硬件工程师会直接把网表发给我们,有的直接给我们dsn文件,要求我们自己导出导入网表,下面简单介绍导出导
做Allegro实战视频教学的先深圳市凡亿技术开发有限公司设计中心技术总监;凡亿教育创始人;PCB联盟网电子论坛特邀版主;长期致力于Cadence Allegro高速PCB设计与Cadence Allegro 高速PCB设计视频教学;具备丰富的PCB设计实战经验,尤其擅长高速信号数字类、消费电子类产品的PCB设计。其系列Cadence Allegro软件速成视频教程、Cadence Allegro版PCB设计全流程实战视频深受业界PCB爱好者的赞誉,是开启PCB实战视频教学的先驱者。驱者
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