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100Ω差分线，为什么两根单线不一定各是50Ω？
做USB、LVDS、PCIe这类差分线时，经常会听到一句话：100Ω差分，不就是两根50Ω吗？
这句话在“耦合很弱”的时候勉强能帮助理解，但拿它直接指导PCB尺寸，很容易出错。
尤其是线距比较小、耦合比较强的时候，两根线彼此已经明显影响对方。这时每一根线真正看到的，不再是它单独存在时的50Ω。
一根走线单独放在参考平面上，会有自己的Characteristic Impedance，也就是我们平时说的50Ω单端阻抗。
当两根线靠在一起，并且一根为正、一根为负同时传播时，每根线看到的是Odd Mode Impedance。
而整对差分线从接收端看进去的Differential Impedance，在理想对称情况下，大约等于2×Zodd。
所以100Ω差分真正对应的是“每根线在Odd Mode下大约50Ω”，而不是“先把两根线各自单独算成50Ω，再随便摆在一起”。
图1：差分对中两条走线之间存在互耦，差分、共模、Odd Mode阻抗并不是同一个量。
两根差分线之间会产生互电容和互电感。
正负信号同时传播时，两根线之间的电场会明显耦合。线距越小，耦合越强，每根线看到的等效电磁环境就越不同于单独一根线。
这也是为什么同样的线宽和介质厚度，只改差分间距，Zdiff就会跟着变化。
如果你先按单端50Ω把线宽定死，再通过不断缩间距去凑100Ω差分，最终得到的结构未必和你想象的一样。更稳妥的做法，是让场求解器直接按Differential Profile一起求线宽和间距。
图2：Odd Mode与Even Mode下，两条线的电流与电场分布不同，因此每根线看到的阻抗也不同。
实际板上，差分阻抗合格，并不代表两条单线的电气环境一定完全一致。
比如一边靠近大铜皮，一边靠近板边；一边旁边有密集GND via，另一边很空；或者某一段P线被器件焊盘挤了一下，而N线没有。
这种结构可能让整体Zdiff看起来还在可接受范围里，但两条腿的Odd Mode阻抗已经不同。
结果就是差分信号的一部分被转换成共模，常见表现包括EMI升高、眼图变差、Skew增加。
线距变小可以增强差分耦合，让两根线更像一个整体，也能在某些情况下提升对外界共模噪声的抵抗力。
但线距太小，会让阻抗对蚀刻公差、线宽变化更敏感。
量产时如果线宽少了0.5mil、间距多了0.5mil，紧耦合结构的Zdiff变化可能比预期更大。
而且某些高速接口并不要求“极强耦合”，它更关心阻抗、损耗、Skew和参考路径是否稳定。
所以不能背一句“差分线一定要尽量靠近”。最终还是要看目标阻抗、板厂公差和接口规范。
图3：差分线的线宽、间距和参考平面要作为一个整体做阻抗设计，而不是分别处理。
先拿到真实Stackup：介质厚度、铜厚、Dk、阻焊是否参与建模。
然后建立Differential Impedance Profile，直接求目标Zdiff对应的线宽和间距。
再确认这个线宽/间距是不是板厂稳定能做，而不是只在软件里算得漂亮。
最后检查整个通道有没有破坏对称性的局部结构：焊盘、via、连接器、平面缺口、蛇形、换层区。
如果有条件做TDR，不要只看Differential TDR，也可以把两条腿的单端/odd-mode行为拉出来对比。
对差分线来说，100Ω是“这一对线怎么一起工作”的结果，不是两根50Ω简单相加。
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