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ESD器件选了低电容，高速眼图为什么还是变差？
高速接口旁边放ESD，很多人会先做一件事：看数据手册里的CIO。
0.2 pF、0.3 pF，看起来已经很低了。器件也写着支持USB 3.x、HDMI甚至10 Gbps。可板子回来一测，眼图还是比不加ESD时差一截。
这种问题特别容易把锅全甩给器件。实际上到了几Gbps以后，ESD已经不是原理图上挂在线旁边的一颗二极管，而是高速通道里的一个真实结构。
ESD器件正常工作时并没有真正导通，它对高速信号最直接的影响之一，就是寄生电容。
这颗电容会和走线、连接器、芯片输入共同形成负载。电容越大，高频分量衰减越明显，上升沿和下降沿会被拖慢，眼图自然开始闭合。
TI给出的对比很直观：高电容保护器件会明显压缩USB 3.1 Gen 2的眼图开口。
但工程上经常出现另一种情况：器件本身已经只有0.2～0.3 pF，实际通道依然不好。那就不要再只看那一个数字了。
图1：ESD器件在正常工作时可等效为挂在高速信号上的寄生电容。
高速线本来按90Ω、100Ω差分阻抗走得很顺，到了ESD器件位置，焊盘突然变宽，下面还是完整GND平面。
局部对地耦合增强以后，阻抗就可能往下掉。器件标称CIO很低，Pad带来的附加电容却还在那里。
所以一些高速接口Layout指南会建议在ESD或共模器件焊盘下面做适度Reference Plane Void，用来减轻焊盘的电容效应。
这里也不能机械照抄“必须挖地”。挖得太大又会把结构往感性方向推。最终要结合叠层、Pad尺寸和器件模型一起看。
图2：保护器件寄生电容过大时，高速信号眼图会明显闭合。
有的板为了布局好看，把ESD放在接口旁边，但差分线不是直接穿过去，而是先从主通道拉出一小段支路去接ESD。
低速时看不出什么，速率上来以后，这一小截Stub就会参与反射。
更合适的做法是Flow-through Routing：差分线从连接器出来，直接穿过保护器件，再继续去PHY。不要给高速主通道额外制造T形支路。
另外，两条差分线经过ESD时的几何结构要尽量一致。P线多一个转角、N线多一截支路，最后都可能转化成额外Skew和Mode Conversion。
ESD器件靠近连接器，是为了让放电电流尽快被旁路掉，而不是先在板上跑一大圈。
但器件靠得近，不等于ESD路径就一定短。真正要看的是器件GND脚到地平面的回路。
如果GND脚拉一条细长线，再远处打一颗via，高di/dt的ESD电流经过这段寄生电感时会产生额外电压。器件本身箝位很好，系统端看到的Residual Voltage却可能仍然偏高。
因此高速接口的ESD布局其实同时有两个目标：信号路径要连续，泄放路径要短而低感。
图3：高带宽保护器件配合合理信号路径，可在保护接口的同时保留较好的眼图裕量。
最有效的方法是做A/B对比。样板允许的话，先把ESD器件移除或换成更低寄生的型号，再看眼图变化。
如果明显改善，再把问题拆开：换Footprint、缩短支路、把器件改成Flow-through、优化Pad下参考平面，逐个验证。
同时别忘了看TDR。眼图告诉你最终结果，TDR更容易告诉你“坏点具体在通道什么位置”。如果阻抗凹陷刚好和ESD位置对上，定位会快很多。
高速接口里，真正值得记住的不是“ESD一定要低于多少pF”，而是：器件参数再漂亮，也救不了一个寄生很重的Layout节点。
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