Allaegro-弟子计划-刘用华的DDR3-FLY BY 的pcb的设计作业

差分换层，旁边需要打地过孔2.差分线可以在优化一下3.晶振需要包地处理4.焊盘出线与焊盘同宽即可，拉出来再进行加粗5.电源存在多处开路以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教

差分信号之间要用GND隔开：差分需要包地处理：此处打了两个孔，连接也两个都连接上，不然另一个孔没有意义：注意差分信号都需要包地处理：注意差分对内等长gap需要大于等于3w：没满足的都去重新等长下。差分对内等长误差为5MIL：以上评审报告来源

答：ODB++是业内产常用的一种规范的生产文件，该格式文件所包含的信息较常规RS274X格式的光绘文件丰富许多。而常规的Allegro软件并不能实现该功能，安装ODB++组件方可实现，Cadence网站有提供下载。

Cadence Allegro飞线的隐藏关闭在PCB设计过程中，一把布线的顺序是先走信号线，然后进行电源的处理、电源的分割，然而电源的飞线是非常多的，非常影响信号线的布线，所以刚开始会将电源的飞线进行隐藏，具体操作的步骤如下所示：1. 点击

如图1-1所示，原理图符号是元件在原理图上的表现形式，主要由边框、管脚（包括管脚序号和管脚名称）、Value值等组成，通过放置的管脚来建立电气连接关系。原理图符号中的管脚序号是和电子元器件实物的管脚一一对应的。在创建元件的时候，图形不一定和