立创EDA梁山派-邢瑞林作业评审报告

电源模块反馈电路错误，r15接入反馈电源到r14在到5号管脚。2.晶振布局布线错误3.typec差分对内误差控制5mil以内，尽量避免出现不耦合4.TF卡所有信号线要整组 ，做等长处理以时钟线为目标，目标控制在300mil以内。

其他类设计软件通常是通过网格来对齐元件、过孔、走线的，嘉立创EDA提供非常方便的对齐功能，如图1所示，可以对选中的元件、过孔、走线等元素实行向上对齐、向下对齐、向左对齐、向右对齐、水平等间距对齐、垂直等间距对齐。1、执行菜单命令“布局-对齐

1.电源输入的滤波电容应该靠近输入管脚（4脚）放置2.走线尽量不要从器件中间穿，自己调整一下走线路劲3.此处出线载流瓶颈，载流计算都是以铜皮在窄处进行计算4.差分线处理不当，锯齿状等长，凸起高度不得超过线距的两倍5.器件摆放尽量对齐处理6.

电源输入电容应该靠近管脚放置输出电容电阻应该靠近管脚放置到电感后面输出3.3v晶振布局错误，晶振的一对线要走成类差分的形式， 线尽量短如下图。typec的LCD_R4、LCD_R5要走差分阻抗控制90欧姆做对内等长，差分走线尽量减少打孔换层

1.电源输入的滤波电容应该靠近输入管脚（4脚）放置2.差分走线要尽量耦合出线，满足差分间距规则3.此处是用菊花链的方式进行等长，建议使用创建焊盘对组进行分段等长（U1-U2,U2-FPC1）4.器件摆放尽量对齐处理5.pcb上存在开路现象6

时钟信号包地需要在地线上间隔150mil-200mil打上一个地过孔2.差分线处理不当，锯齿状等长，凸起高度不得超过线距的两倍3.器件摆放注意对齐处理4.焊盘出线不规范，焊盘中心出线至外部才能拐线处理，避免生产出现虚焊；地网络打一个孔即可，

一、丝印位号调整针对后期元件装配，特别是手工装配元件，一般都得输出PCB的装配图，用于元件放料定位之用，这时丝印位号就显示出其必要性了。生产时PCB上丝印位号可以进行显示或者隐藏，但是不影响装配图的输出。在右侧的图层菜单栏里，按全部按钮，即

USB的差分信号需要进行对内等长，等长误差为5mil2.晶振走线需要走类差分处理3.此处是用菊花链的方式进行等长，建议使用创建焊盘对组进行分段等长（U1-U2,U2-FPC1）4.电源输入的滤波电容应该靠近输入管脚（4脚）放置5.电源输出部

晶振下面尽量不要走线2.晶振需要走类差分形式3.电源的输入输出需要铺铜处理，铺铜宽度需要满足电源电流大小4.差分线处理不当，锯齿状等长，凸起高度不得超过线距的两倍5.时钟包地的地线上需要间隔150mil-200mil打上一个过孔6.焊盘出线

梁山派pcb设计特训营作业评审要求器件离板边5mm不要布局器件，除非特殊要求或后续板子设计可以添加工艺边。 【问题改善建议】：在贴片时留给设备的传送带固定用，建议无特殊要求板边5mm不要布局器件。2.晶振布局、布线错误。 【问题改善