FPGA PCIe面试的核心是从链路到数据通路：LTSSM、BAR映射、AXI桥、DMA、MSI/MSI-X、时钟复位与吞吐瓶颈，而不是只说调用了厂商IP。

建议按“链路—地址—数据—中断”四层讲

90秒参考回答

“项目里我会先确认PCIe硬核的lane数、目标Gen、参考时钟和复位时序，链路训练阶段通过LTSSM状态和配置空间确认是否正常枚举。控制面通常把一部分寄存器映射到BAR，Host驱动通过BAR做配置；数据面如果吞吐量大则用DMA，通过descriptor描述Host内存和FPGA侧缓冲区，传输完成后用MSI或MSI-X通知CPU。FPGA内部还要处理PCIe用户时钟与业务时钟之间的CDC、FIFO背压和复位释放顺序。性能问题则从TLP大小、DMA burst、内存带宽和软件缓冲区一起分析。”

“BAR是什么”不要只答Base Address Register

面试官更想听到：BAR是PCIe设备向Host声明地址空间需求的一部分。系统枚举后，操作系统为它分配地址，驱动再通过映射后的地址访问设备寄存器或窗口。你要能说明BAR里适合放控制寄存器，不等于大数据都应该CPU通过BAR PIO搬。

吞吐上不去怎么排？

• 先看链路实际协商到的速率和lane宽度，别默认就是设计目标值。

• 看DMA是否产生足够大的连续事务，descriptor和缓冲区是否太碎。

• 看FPGA内部FIFO有没有频繁backpressure。

• 看Host内存、NUMA、驱动缓冲区和中断频率是否成为瓶颈。

• 同时区分“总线理论带宽”和“应用有效吞吐”，不要直接拿标称值做项目指标。