扫码关注
PI 仿真目标是让 PDN（电源分配网络）阻抗在所有频率下低于目标阻抗，方法是选合适容值的去耦电容组合，配合电源平面/地平面的平板电容，使阻抗曲线在目标频带内不超标；仿真是先算目标阻抗、再扫频看曲线。
本文概述
PI（电源完整性）和 SI 并列，面试常考：目标阻抗怎么算、为什么要多个不同容值电容、平板电容是什么、PDN 阻抗曲线怎么看。回答要能现场算目标阻抗，并讲清去耦电容选型逻辑。
核心要点
目标阻抗 Z_target = (纹波允许 × VDD) / 最大瞬态电流，是 PDN 设计的上限
去耦电容多容值并联：大电容供低频、小电容供高频，各自 ESL 决定自谐振频率
每个电容有自谐振频率 FSR，低于 FSR 呈容性、高于 FSR 呈感性，多容值组合拉宽频带
电源平面和地平面相邻形成平板电容，提供最高频（几十 MHz 以上）低阻抗
PI 仿真流程：定目标阻抗→建电容模型→扫频→看曲线是否全频段低于 Z_target
面试官考察点
现场算目标阻抗，再讲电容组合。面试官看你是否真做过 PI 仿真、是否理解自谐振频率，而不是「多放电容就行」。
回答思路
先算 Z_target，再讲多容值电容搭配和平板电容，最后讲仿真验证。
参考回答
先算目标阻抗。
VDD = 1.0V，纹波 ±3% = ±0.03V
ΔV = 0.06V（峰峰），I = 10A
Z_target = ΔV / I = 0.06 / 10 = 6mΩ
意思是：PDN 从 DC 到几百 MHz，阻抗都不能超过 6mΩ，否则芯片动态切换电流时电压会跌出允许纹波。
为什么要多个容值电容。单个电容不是理想电容，它有 ESR 和 ESL（引脚/焊盘寄生电感）：
| 电容 | 作用频段 | 原因 |
|---|---|---|
| 电解/钽电容 100μF | DC~几十 kHz | 大容量供低频电荷，但 ESL 大、高频失效 |
| 陶瓷电容 10μF | 几十 kHz~几 MHz | 中等容值，ESL 较小 |
| 陶瓷电容 0.1μF | 几 MHz~几十 MHz | 小容值，自谐振频率高 |
| 陶瓷电容 0.01μF | 几十 MHz~几百 MHz | ESL 极小，供高频 |
| 电源/地平面对 | 几百 MHz 以上 | 平板电容，ESL 最低 |
自谐振频率（FSR）。每个电容在 FSR 之前呈容性、FSR 处阻抗最低、FSR 之后呈感性失效：
FSR = 1 / (2π√(LC))，L 是电容寄生 ESL（约 0.5~2nH）
不同容值电容 FSR 错开，并联后把阻抗曲线在宽频带内压到 Z_target 以下。
仿真流程。
从芯片手册拿 VDD、瞬态电流、允许纹波，算 Z_target；
在 PCB 上把所有去耦电容的位置、容值、ESR/ESL、电源/地平面对建模型；
用 SIwave/PI ADS 等工具扫频，画 PDN 阻抗-频率曲线；
看全频段是否低于 Z_target：低频超标加大电容、高频超标加小电容或优化平面；
芯片电源引脚就近放 0.1μF，过孔短而粗减小 ESL。
