​九个小白头痛的FPGA设计问题（附答案）

在FPGA设计时，我们总会遇到各种各样的设计难题，并发愁如何解决，所以小编将搜集网络上九个小白最头疼的FPGA设计问题，并进行回答，希望对小白有所帮助。

1、如何控制XST插入buffer？

①用buffer_type约束，具体使用方法在XST Guide；

②手动插入BUFG，然后设置允许使用BUFG的数量，那么手动插入将拥有高优先级而先占用了BUFG。

2、modelsim仿真报错comparetest.v[1]:near"t":illegel base specifer in numenic constant是什么错误？

是指“语法错误，检查第一行第一个符号，区别单引号‘和预编译符号’”。

3、什么综合器可以看到每个子模块的面积，好像synplify布线，哪个综合器可以？

ISE 10.1在PAR之后有报告，可分模块报告；Synplify老版本没有分模块。

4、ISE软件中给出的综合报告与静态时序分析报告中都含有工.作频率，请问哪一个是FPGA能够实际工作的频率?

经过映射和布线后的频率值才是FPGA可以真正跑到的频率值看静态时序分析报告，基本是这个数值。通过查看ISE9.1.03的lmplerment Design>Place&Route>Generate Post-Place&Route Static Timing 的数据,可以查看到比较接近实际情况的报告数据。

5、在后端布局布线之前怎么确定系统的最高工作频率?是一点一点的往上升频还是有什么计算公式?在综合之后呢?综合用的sta基本上也没有什么延迟信息吧？

看时序报告，里面有fmax，推算的方法是根据关键路径来计算的，也就是逻辑中延时最长的那条路径，这条路径的能满足的建立保持时间就是电路中时序部分能达到的最小周期。

6、如何查看特定信号的fanout？我的设计中信号很多，高达成千上万个，如果我在用synplify综合后能不能查看特定信号的fanout？最好是从大到小排列就好。

在RTL视图下，选中待查看信号对应网线，然后在左边的窗口中将会高亮显示（在以Nets命名的文件夹里，会显示改网线的Fanout）。

7、如何把V-4器件上产生的cordic移植到V-5的器件上实现？V-4的器件支持cordic v3.0 IP核，但V-5不支持，那么怎么搞？

在V4下生成IP，然后将芯片改为V5即可。

8、一个CLB包含两个SLICE是对的，一个CLB包含四个SLICE也是对的，那么SLICE个数是跟器件的型号有关吗？

CLB的SLICE个数是与器件有关系的，V5一个CLB包含2个SLICE，V4一个CLB包含4个SLICE。

9、virtex5中的MAC是否具有CRC功能？使用virtex5中的IPCORE声称的MAC，里面是否有CRC功能？

V5有CRC32的硬核。