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差分线不是贴得越近越好：为什么间距一变，阻抗和信号质量也会跟着变？
很多刚开始做高速PCB的工程师，会记住一句话：差分线要靠近、要等长。
于是Layout时，两根线能贴多近就贴多近，拐弯、过孔、进入连接器时也尽量保持“挤在一起”。
但板子回来以后，有时还是会出现阻抗不稳定、眼图变差，甚至同一对差分线在不同区域表现不一样。
问题就在于：差分线真正需要保持的，不只是“看起来靠得近”，而是整条路径的几何关系尽量一致。
差分线的两根导线之间会互相耦合。你可以简单理解为：一根线的电场和磁场，会“感受到”另一根线。
当两根线靠得更近，这种耦合会更强；间距变大，耦合会减弱。
而差分阻抗并不是只由单根线宽决定，它还同时受到线宽、铜厚、介质厚度、参考平面距离，以及两根线之间间距的影响。
所以，同样是两根5mil的线，间距从5mil变成8mil，差分阻抗就可能发生变化。
图1：差分线之间的距离会改变两根线的相互耦合，进而影响差分阻抗。
很多工程师会在规则里把差分间距设好，直线段也走得很漂亮。
但真正的变化经常发生在BGA扇出、连接器、过孔、拐弯和蛇形等长区域。
比如进入一组焊盘时，两根线为了避让器件突然分开；过孔位置又因为空间不足靠得特别近；蛇形区某几段线又互相贴得很紧。
这些区域虽然都很短，但几何突然变化，就意味着局部阻抗也会跟着变化。
图2：差分间距变化后，两根线之间以及与参考平面之间的场分布都会变化。
更紧的间距确实会增强两根线之间的耦合，对外界共模干扰有一定帮助。
但这不代表越近越好。
间距太小时，差分阻抗会降低，为了重新做到目标阻抗，可能不得不把线做得更窄；线更窄以后，导体损耗又可能增加。
所以高速设计里真正要做的是根据叠层和目标阻抗确定合理线宽、间距，而不是只执行一个“差分必须贴紧”的经验规则。
为了把两根线做等长，很多人会在其中一根线上做很密的蛇形。
但蛇形如果间距太小，相邻线段之间会发生自耦合，实际传播延时并不会像CAD里显示的几何长度那样简单增加。
结果可能出现一种尴尬情况：软件里长度已经一样，真实电气延时却没有完全补回来。
图3：差分对在等长和局部几何变化区域，如果间距不一致，会带来额外的阻抗和延时变化。
第一，先让板厂或阻抗工具根据实际叠层算出线宽和间距，不要只抄别人板子的5/5mil。
第二，整条差分路径尽量保持几何一致，尤其注意连接器、过孔和BGA扇出位置。
第三，等长时不要把蛇形做得过密，优先在更宽松的空间完成补偿。
第四，如果进入焊盘或连接器必须改变间距，尽量让变化平滑、区域短，并把这种变化当成高速通道的一部分来看。
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