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全能19期-AD-第六次设计作业-USB3.0和TYPEC设计

2023-07-31 15:04
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差分走线包地尽量包全:

image.png


此处扇孔重新优化下:

image.png


此处连接两个过孔一起连接上,不然另一个过孔没有用:

image.png


CC1 CC2信号需要加粗走线:

image.png

image.png


此处差分走线完全不耦合 ,不合格:

image.png


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image.png


差分对内等长注意需要符合规范:

image.png


好多差分走线以及对内等长不符合规范,都需要修改。


image.png

以上评审报告来源于凡亿教育90天高速PCB特训班作业评审
如需了解PCB特训班课程可以访问链接或扫码联系助教:
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