布局布线毫无疑问是PCB设计最耗时间和成本的环节，一不小心很容易造成推倒重来，可谓是“一失足成千古恨”，再加上现在的工程师在项目设计时都会尽量降低成本，布局布线更是不能出错，所以今天我们来看看布线该如何设计，才能降低出错概率，打造出造价低高

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EMC工程师在面对需要电磁屏蔽的电磁设备都需要进行屏蔽处理，但很多小白在EMC设计时经常误操作，导致项目设计失败，不仅费时费力，还大大拖慢项目进度，所以今天将盘点电磁辐射屏蔽设计时的注意事项，提醒小白少走歪路。1、磁场屏蔽一般采用磁导率高的

时序性能是FPGA设计最重要的技术指标之一，在项目设计中很多人经常会遇见时序性能差的现象，但不知道该如何解决。造成时序性能差的根本原因有很多1、布局太差如图所示：该图是布局太差的时序报告示意图，其中附加的周围约束为3nm，实际周期为3.02