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看着很突兀的感觉，请问一下，那个自己画原理图库里面的器件的话，怎么将管角与填充图案想接的部分，隐藏在填充图案下面
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蓝色线上是FPGA的引脚，器件是FEP,这样网络不在原理图中两者连接啊，整不明白了
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实际中，是不需要考虑限流吗各位老师好，问一下，PCB设计时，12V电源输入侧会加电解电容，上电瞬间电容相当于短路会有浪涌电流吗，看好多原理图也没加限流措施
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cadence17.2点击创建新原理图库时会闪退，有老师知道是咋回事吗？安装在英文路径下的，用户名也是英文。
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原理图编译里面比如has no driving source 以及 off grid net label都不用管吗去掉 no ERC就一大堆报错，不去掉就没有报错
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