在将网表导入到PCB的过程中，经常会出现封装内管脚名或者数目与原理图内的器件管脚不一致，从而导致导入过程中报错

在学习电路设计软件过程中，总会遇到诸多电路设计软件相关难题。为帮助大家解决常见的电路设计软件问题，小编特地带来本文。请注意，本文有关电路设计软件的问题讲解基于protel。如果你想在电路设计软件的学习道路上再进一步，不妨来了解下这些问题哦。 1.原理图常见错误： (1)ERC报告管脚没有接入信号：a.创建封装时给管脚定义了I/O属性;b.创建元件或放置元件时修改了不一致的grid属性，管脚与线没有连上;c.创建元件时pin方向反向，必须非pin name端连线。 (2)元件跑到图纸界外：没有在

在我们进行PCB设计的时候，布线规则设置也是我们及其重要的一项。布线规则中着重关注的是线宽规则和过孔规则。因为在进行高速PCB设计的时候一般需要用到阻抗线，那么对于每层的线宽要求是不一致的。而且有时候又考虑到电源线的特殊性，对于电源线线宽有特殊的要求。所以我们的线宽规则的重要性不容置疑了。那么我们对于过孔规则就是考虑到在生产的时候不要过多的过孔属性类型，因为种类太多的话，生产的时候就要频繁的换钻头，所以一个PCB设计中不要超过两种过孔类型。等等以上都是我们设置布线规则的重要性。