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《道德经》里说“图难于其易，为大于其细。天下难事，必作于易；天下大事必作于细。”其实芯片也是这样，要做大，先做小，这里的从小做起不仅是指器件建模、RTL描述或IP实现，还包括以真正的“芯粒”组合来搭建大芯片。在当前先进工艺开发的大型SoC中，根据主要功能划分出计算、存储、接口等不同模块，每个模块选择
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不断变化的芯片间互连标准
UCIe是先进封装中芯片间互连的标准，最近因其2.0版本的发布，被指“过于复杂”而引发担忧。但事实上，这个版本中的许多新功能都是可选的，这一点似乎在公众讨论中被忽视了。事实上，对于不面向未来芯粒市场的设计而言，支持该潜在市场的新功能并非必需。“这对UCIe来说既是福也是祸，”Cadence高级产品营
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3D 异质集成 (3DHI) 技术可将不同类型、垂直堆叠的半导体芯片或芯粒 (chiplet) 集成在一起，打造高性能系统。因此，处理器、内存和射频等不同功能可以集成到单个芯片或封装上，从而提高性能和效率。随着 3DHI 系统越来越复杂，UCIe (Universal Chiplet Interco
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