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分类：单片机工程师面试题经验级别：中级难度：中高级题型：布局设计
📖 本文概述
ADC采样电路的PCB布局直接影响采样精度，是单片机工程师面试高频题。本文从参考电压处理、模拟地与数字地隔离、电源去耦、信号走线和验证方法五个层面展开，帮助面试者给出结构化的回答。
🔑 核心要点速览
参考电压源靠近ADC引脚，走线短且包地保护
模拟信号走线和数字走线严格分区，不交叉
ADC模拟地和数字地在芯片下方单点汇合
电源去耦电容紧贴AVDD和DVDD引脚放置
采样输入走线远离时钟和开关信号
面试题
ADC采样电路在PCB上怎样布局才能保证采样精度？布局不好会引入哪些误差？
面试官真正想考什么
面试官考的是你对"噪声源→耦合路径→敏感节点"这条链路的理解。ADC是一个模拟-数字的边界器件，既有高阻抗的模拟输入，又有高速开关的数字输出。布局不好，数字噪声会耦合到模拟端，导致采样精度下降。能不能把噪声来源和隔离方法讲清楚，是区分初中级和高级工程师的关键。
回答思路（点击展开各要点）
参考电压（VREF）直接决定ADC的满量程精度。VREF走线必须短且粗，从参考电压源（如精密基准芯片）的输出端直接走到ADC的VREF引脚，中间不经过任何过孔或分支。走线两侧建议包地保护。VREF引脚的去耦电容（通常100nF+10μF）要紧贴引脚放置，滤除高频和低频噪声。
布局不好会怎样？VREF走线过长或经过噪声区域，参考电压上会叠加纹波，直接表现为ADC采样值的系统性波动，尤其在低温漂应用中影响明显。
追问及应对
追问1：磁珠和0Ω电阻在ADC电源隔离中怎么选？
磁珠在特定频率呈现高阻抗，适合滤除高频噪声，但在直流电流较大时可能饱和失效。0Ω电阻在所有频率下阻抗都很低，适合需要大电流通路但想物理隔离不同地区的场景。选择取决于噪声频段和电流大小。
追问2：如果MCU内部自带ADC，布局上有什么特别注意？
MCU内部ADC的模拟输入引脚附近的布局更加关键，因为数字电路和模拟电路集成在同一芯片上，芯片内部隔离有限。外部PCB的模拟走线需要更严格的屏蔽和隔离措施，去耦电容布局也要更加紧凑。
失分表达
❌ "ADC布局就是去耦电容放近一点"
只关注了电源去耦，忽略了参考电压、地隔离和信号走线等其他关键因素，不全面。
核心关键词：ADC布局、参考电压、模拟地数字地、电源去耦、噪声耦合、ENOB、信号隔离
