PCB串扰怎么仿真?3W原则是什么?近端远端串扰怎么区分?PCB仿真面试

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时间: 2026-09-22 09:02:30
一句话答案

串扰是相邻走线通过电场(容性)和磁场(感性)耦合产生的干扰;3W 原则是走线中心间距 ≥3 倍线宽,可把串扰降到 5% 以下;近端串扰(NEXT)和远端串扰(FEXT)方向不同;仿真用 HyperLynx/SIwave 看耦合系数。

本文概述

串扰是 SI 重要问题,面试常考:3W 原则、近端远端串扰、怎么减小。回答要讲清容性感性耦合和 3W。

核心要点

  • 串扰来源:相邻走线间的容性耦合(电场)和感性耦合(磁场)

  • 3W 原则:走线中心间距 ≥3 倍线宽,串扰 <5%

  • 近端串扰 NEXT:干扰出现在驱动端,脉冲宽度=传输延迟×2

  • 远端串扰 FEXT:干扰出现在接收端,和信号同方向

  • 减小串扰:加大间距、减小平行长度、加地隔离、端接匹配

PCB 上两条平行走线,示波器显示串扰波形,3W 间距标注

面试官:3W 原则是什么?为什么是 3W 不是 2W?

面试官考察点

SI 基础题。面试官看你是否理解串扰和间距关系。重点听:3W 时串扰降到可接受。

回答思路

讲串扰随间距增大而减小,3W 是经验值,此时串扰约 5%。

参考回答

串扰怎么产生。两条平行走线之间有寄生电容(容性耦合)和互感(感性耦合)。一条线上信号跳变,通过耦合在另一条线上感应出噪声。

串扰和间距关系。耦合强度随间距增大而快速减小(近似 1/d² 或更快)。

中心间距典型串扰(近端)
1W(边靠边)20~30%
2W8~12%
3W3~5%
5W<1%

3W 时串扰约 5%,对大多数数字信号可接受(噪声容限一般 10~20%)。所以 3W 是经验推荐值,不是硬性规定。

近端 vs 远端串扰。

类型出现位置特点
NEXT 近端干扰线驱动端脉冲宽=2×传输延迟,幅值较大
FEXT 远端干扰线接收端和信号同方向,带状线中可能抵消

微带线(外层走线)远端串扰明显,带状线(内层走线)远端串扰小(容性和感性耦合抵消)。所以高速信号走内层。

减小串扰方法。

  1. 加大间距:3W 原则,关键信号 5W;

  2. 减小平行长度:长距离平行走线错开或加地;

  3. 加地隔离:两条信号线之间走地线,地线上多打过孔;

  4. 走内层:带状线远端串扰小;

  5. 端接匹配:接收端并联端接,反射小串扰也小;

  6. 降低边沿速率:慢边沿信号串扰小(但可能影响时序)。

仿真。

  • HyperLynx:建两条耦合走线模型,看受害线波形;

  • SIwave:整板仿真,看所有走线间耦合;

  • 看耦合系数 K(<0.05 可接受);

  • 实测:示波器探头量受害线,看噪声幅值。

面试官可能追问

追问 1:为什么高速信号走内层?
内层带状线上下都有参考平面,远端串扰中容性和感性耦合抵消,串扰小。外层微带线只有一个参考面,远端串扰大。
追问 2:3W 是中心间距还是边到边?
中心间距。线宽 W,中心间距 3W 意味着边到边间距 2W。
追问 3:差分线对之间要 3W 吗?
差分对内部紧耦合(间距=线宽),差分对之间要 3W 以上,防止对间串扰。
追问 4:串扰会导致什么问题?
受害线噪声超过阈值误触发、信号完整性下降、EMI 增大。
追问 5:地隔离为什么要打过孔?
地线上的过孔提供低阻抗回流路径,隔离效果好。没有过孔的地线只是铜皮,高频隔离差。

常见失分表达

✗ 走线边靠边不考虑间距 — 串扰大,误触发。
✗ 长距离平行走线 — 耦合长度长,串扰大。
✗ 只看仿真不实测 — 实际寄生参数影响大,示波器量一下。

准备动作

1
在 HyperLynx 做过一次串扰仿真
2
用示波器量过一次串扰噪声
3
准备一个串扰导致误触发最终加间距解决的案例

核心关键词

串扰3W原则NEXTFEXT容性耦合感性耦合


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