注意数据线之间等长需要满足3W间距，后期自己检查一下其他组是否满足2.注意模拟信号尽量一字型布局3.跨接间距最少要保证1.5mm，一般建议2mm，有器件的地方可以不满足4.电源输出打孔要打在最后一个电容后面5.反馈信号需要走10mil的线进

地网络焊盘就近打孔接地晶振应走类差分形式包地打孔处理重要信号线尽量少换层，最多打三次孔以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.com

差分对内等长绕线不符合规范差分对布线线宽不一致，会导致阻抗不一致多个器件没有布局布线内层电源和地没有铜皮，导致电源和地都是开路变压器前后电源线宽不一致，变压器除差分外所有走线加粗到20mil时钟信号没有布线，应包地打孔连接rx，tx应建立等

差分对内等长误差器件顺序不对应该先经过esd在经过电阻USB3.0：差分包地每组都要包地的地线上要打回流地过孔差分对内没有做等长以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：ht

有器件没有布局布线滤波电容放置不均匀，应尽量1-2个焊盘一个电容器件丝印干涉，丝印不要重叠保持一定间距以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.ta

有飞线未连接铜皮没有分配网络铺铜可以调整一下要包住焊盘这里可以铺铜连接以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.com/item.ht

在PCB设计中，铜皮是电路板布局布线的重要载体，但有时候要根据项目需求对其进行切割或挖空，以此满足特定需求，那么如何操作？1、准备工作在进行切割/挖空操作前，先确保是否打开Allegro并加载器相关的PCB文件。2、Rectangular在

Cadence allegro学习笔记第一节 启动与板框的制作1、启动操作启动PCB Editor图标，弹出对话框后选择Allegro PCB Designer后择OK进入界面。 选择File文件菜单选择New新建弹出下面对话框。设置

器件摆放注意不要干涉最多两个电容用一个地过孔过孔不要打到小焊盘数据线等长组以DQS 为基准线，地址线以时钟线为基准线以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://

差分对内等长凸起高度不能超过线距的两倍差分走线不满足差分阻抗间距要求3.光口模块座子下面需要所有层挖空处理4.后期自己在电源层铺铜尽量连接差分出线方式需要再优化一下跨接地旁边可以尽量多打地过孔以上评审报告来源于凡亿教育90天高速PCB特训班

多处飞线没有处理内层电源层、GND层没有铺铜，导致电源和地网络没有连通多处过孔没有网络上方差分没有包地，下方差分尽量单对差分包地打孔布线尽量短、尽量直不要绕线器件尽量中心对齐差分对内等长不符合规范等长尽量靠近引起不等长处等长差分对内等长没达

网口除差分信号外其他的都需要加粗到20mi2.跨接器件两端需要多打地过孔3.晶振信号需要包地处理，下面尽量不要放置器件存在DRC报错注意等长线之间需要满足3W规则电源注意线宽尽量保持一致，满足载流以上评审报告来源于凡亿教育90天高速PCB特

差分换层旁边打回流地过孔差分出线尽量耦合时钟线单根包地打孔处理变压器出差分以外所有线加粗到20mil以上地焊盘就近打孔连接到大地铜存在飞线没有处理布线尽量短，不要绕线负片没有灌铜RX、TX分别建立等长组控100mli误差进行等长以上评审报告

电源信号建议铺铜处理：注意电源模块的布局。输入输出都是铺铜处理：电感底部不要走线：上述一致原因：建议看下自己的电源模块设计需要优化。晶振前面的滤波电容位置是否反了 走线是要π型滤波 gnd管脚放置外部来将晶振进行包地处理：上述一致问题：等长

很多电子工程师会选择Allegro设计电子电路，其中之一是隐藏/显示飞线操作，但很多小白不会操作，所以今天讲讲Allegro如何隐藏/显示飞线，希望对小伙伴们有所帮助。1、为什么要隐藏/显示飞线？首先我们要理顺各个模块的布局思路，从而规划整