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小白初接触FPGA逻辑芯片，可能会困惑EPLD、CPLD、FPGA等这些英文名词，也不知道它们有什么用，所以本文将为小白一一解答这些问题，希望对小伙伴们有所帮助。1、GAL（Generic Array logic）全称为通用阵列逻辑，是19
Pads Layout中的用户界面与我们的Pads logic的用户界面是十分的相似，以致于许多人在这两者之间分不清楚。那我们的Pads Layout用户界面是由标题栏，设计工作区域，菜单栏，状态栏和输出窗口这几部分组成
当绘制原理图时，对于原理图连线与连线交界处，不需要连接在一起的，连线交叉是没有关系的，软件默认是不连接的。如果在连接处需要接在一起，在交叉处鼠标左键暂停走线，这个交点就会成为一个节点，对于这两种方式，视频中做了详细介绍。
在绘制原理图元件的时候，有时管脚数量过多，管脚编号会显的特别密。既可以选择隐藏管脚编号，显示主要目的就是分辨出信号管脚。第一步：在创建元件界面，执行菜单命令设置-显示颜色，如图1所示图1 显示颜色选项示意图第二步：在弹出的显示颜色窗口中，然
CLB是指可编程逻辑功能块（Configurable logic Blocks）,顾名思义就是可编程的数字逻辑电路。CLB是FPGA内的三个基本逻辑单元。CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都可配置，在Xilinx公司的FPGA器件中，CLB由2个 相
多gate元件是指一个元件拥有2个或两个以上的门（也就是多个CAE封装），但实质上还是一个元件，步骤如下：1）创建CAE封装绘制一个3个管脚的CAE封装，然后保存进行命名为AA1，如图3-56所示。图3-56 CAE封装2）元件信息设置设置
页间连接符号用于在相同页面或不同的页面之间进行元件的连接。当生成网表文件时，PADS logic自动将相同页间连接符号的网络连在一起。熟悉使用logic软件会发现画原理图效率其实也是很高的，视频当中介绍了怎样批量快速添加页间连接符的方法。
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