DDR接口不是“把MIG IP接上就能用”。面试重点是源同步时钟、DQS、读写训练、延迟校准、拓扑和板级信号完整性如何一起保证采样窗口。

DDR为什么要DQS？

DDR采用源同步方式，数据发送端同时提供数据选通信号DQS。接收端利用DQS附近的采样窗口捕获DQ。由于PCB走线、芯片内部延迟、温度和工艺偏差都存在，PHY需要训练来找到合适的采样相位和延迟。

板级设计不能丢给IP

• CK、DQS、DQ、地址命令各自的拓扑和匹配规则不同。

• 参考平面要连续，避免不必要跨分割。

• ODT、驱动强度和端接策略会影响反射和眼图。

• 电源噪声尤其是VDDQ/VTT/VREF会直接影响采样裕量。

• 走线匹配不是越“绝对等长”越好，要在控制器要求的skew预算内设计。

面试参考回答

“DDR项目我会把问题分成PHY训练和板级SI两部分。PHY通过write leveling、读DQS门控、DQ/DQS deskew等训练补偿芯片和板级延迟；但前提是硬件拓扑、参考时钟、复位和电源正确。板级我会按厂商指南控制CK、DQS和DQ组内时延，处理好fly-by、ODT和参考平面。上板若训练失败，我先看训练阶段和失败bit分布，再结合示波器/仿真判断是时序、Vref、电源还是拓扑问题。”

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