很多初学者看到LUT只用了40%、FF只用了30%，就认为器件资源很充裕，时序应该轻松通过。但FPGA时序真正受制于逻辑深度、布线距离、扇出、专用资源位置和局部拥塞，平均利用率并不能代表关键路径附近的实际压力。

资源够不等于路径短

面试回答示例

我不会用总体资源利用率判断时序难度。我会先看最差路径报告，区分逻辑延迟和路由延迟，再看路径两端是否跨越较远区域、是否经过BRAM/DSP等固定资源。如果Route Delay占比高，我会检查布局拥塞、高扇出和跨区域连接；如果Logic Delay高，则考虑流水线和逻辑重构。必要时再做区域约束，但会用多轮实现结果验证，而不是一上来就手工锁位置。

继续追问

• Route Delay很高时优先检查什么？

• 为什么BRAM/DSP的位置会影响时序？

• 流水线为什么能改善长组合路径？

• Pblock约束为什么有时反而让时序变差？

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