行业洞察 I SiP的前世今生（二）：系统级封装因何驱动？

采用分离芯片的一个动因不仅仅是在单个制程中分割设计，而是封装来自不同制程的芯片。

另一动因来自经济方面。HOT CHIPS大会上的演讲将设计分割成处理器本身和设计的I/O部分。处理器可以采用最先进、最昂贵的节点制造，而I/O则可以采用不够先进、较便宜的节点制造（通常落后一代）。下方图片是Intel的Lakefield芯片，它有一个I/O基片（采用非前沿的14纳米制程），10纳米制程的处理器，以及封装在顶部的动态随机存取存储器（DRAM）。这些都采用Intel的Foveros 3D技术组装。

目前，在讨论多芯片封装的3D设计时，都有个假设前提，即：这些芯片均由同一个团队设计，或者至少由同一个公司设计；该假设不包含DRAM，因为DRAM都来自专业的DRAM制造商。DRAM必须大规模生产才会具有竞争力，而“大规模”指整厂一次产量。

但也存在另一种可能，那就是封装内器件实现商业化销售。此处的封装内器件便是Chiplets。其商业化销售还面临着若干挑战。其中一些是技术上的挑战，除此之外还有两个挑战——标准化和市场。事实上，Cadence目前有一个项目正致力于解决其中一些问题（具体内容见《行业洞察 I DARPA电子复兴计划：风口上的Chiplets能飞起来吗？》一文）。

如果同一个团队正在设计的两个芯片将放入同一个封装中，他们几乎可以选择任意通信方案。但是，如果chiplets在某种意义上是标准的，例如，高速SerDes chiplet或WiFi chiplet，那么系统级芯片必须使用该chiplet提供的接口。为了使工作简单化，接口最好经过验证，且是标准接口。封装内的各种距离都较短，因此不宜采用适合在底板上运行的同类型长距离SerDes。另一个优势是，相比通过封装传输到电路板，在封装内进行大量连接的成本相对较低（例如，宽版内存可以有数千个连接，而不用在八个或九个通道中传输所有数据）。

Cadence于2019年底发布了UltraLink D2D PHY IP产品，以及一款测试芯片（或测试chiplet），并对其进行了硅验证。该测试chiplet采用了我们的40Gbps SerDes，设计功耗非常低，并且能够最大限度地提高chiplet边缘（有时称为海滨）的连接性，而由于间距非常小，并不需要采用昂贵的制程。

Chiplet技术的支持者希望形成一个基于已知合格芯片（KGD）的chiplets市场，如此一来，便可以像在开放市场上购买HBM一样，购买各种各样的chiplets。设计也会变得更像电路板级的系统设计：可购买标准器件，甚至可能将单个系统级芯片设计成系统的核心。

对此，我有一点怀疑，因为库存问题似乎很难解决。当我在VLSI Technology工作时，我们总是遇到门阵列基础的库存挑战。门阵列设计的好处是，所有的基础都经过预扩散，然后保存在晶圆库中。这对于小批量的简单设计来说，效果很好。但有一个艰难的权衡。晶圆库中的任何晶圆都代表着已占用且正在贬值的金钱（而且，如果新的制程时代到来，还可能会过时）。另一方面，门阵列的好处在于，晶圆库随时可用，因此可以相应缩短订单的周转时间（这段时间内，只需在存储的晶圆上添加三层金属即可）。如此，我们便不再需要具有不同内存门结构比的基础晶圆。

对于任何系统级封装解决方案，前几点都一样。如果可以直接从经销商那里购买chiplets，那么后三点的效果是最好的，但如果特定的系统需要专门制造的chiplets，也基本上将是这样。优势是，可以设计类似系统，如整合了112G SerDes的25.6Tbps转换器，而不是把所有SerDes接口都集成到较大核心系统级芯片上。

本篇内容至此结束，下一篇文章中我们将聚焦于SiP的设计挑战与解决方案，请大家继续关注。