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码值没变，乘法DAC输出为何仍会跟着VREF动？
普通DAC常把VREF当固定基准，乘法DAC却允许VREF承载交流或任意波形；数字码决定的是缩放比例
数字接口已经停止更新，DAC码值也没有跳变，示波器上的输出却跟着VREF上下变化。若按普通电压输出DAC理解，这像是基准不稳；对乘法DAC来说，这正是它的用途。
理想关系可以写成VOUT与数字码D、满量程2ⁿ和VREF的乘积成正比，反相结构还会带负号。D固定，只是比例固定。
VREF变成正弦、三角波或缓慢变化的控制量，输出就会保留这个波形并按码值衰减或放大。
固定码值固定的是增益，不是电压
当D不变时，电阻网络的等效比例保持不变；VREF每变化一伏，输出按同一比例响应。
图1 乘法DAC把交流参考经RDAC比例缩放后送入输出运放
这与固定参考DAC的使用习惯不同。后者把VREF视作稳定量，因此人们容易把输出变化误归因于码值。
排查时应同步采集数字更新信号和VREF。数字总线安静、输出与VREF成比例，往往不是故障。
用公式验证时，不要只取满量程一个点。可以固定VREF并扫描几个码值，检查比例线性；再固定码值改变VREF幅度，检查输出斜率是否保持。两组测试能把数字比例误差与参考通道增益误差分开。反相结构还要把符号、零点偏置和运放输出摆幅纳入，避免绝对值接近就误判为正确。
参考输入跨过0V时，还要确认器件允许双极性VREF以及供电能覆盖输出摆幅。支持交流并不等于任何正负电压都可直接接入。
输出运放也是传递函数的一部分
电流输出DAC通常用运放和反馈电阻完成电流到电压转换，连接极性决定输出是反相还是正相。
图2 VREF、RFB与运放共同决定乘法DAC的反相输出
VREF频率升高后，运放增益带宽、压摆率、输入共模与输出摆幅都会限制实际响应。
若低频比例正确、高频幅度下降或相位变形，应先查闭环带宽和补偿，不要只换DAC码。
乘法DAC的VREF端虽然能接交流或任意波形，也仍有允许电压范围、输入阻抗和频率条件。参考源必须能够驱动随码值变化的等效负载，并保持共模和绝对最大额定值。若VREF来自高阻传感器或滤波网络，DAC参考输入的动态电流可能改变原波形，必要时应增加缓冲或重新计算源阻抗。
码值越接近零，目标输出越小，馈通、零点误差和运放失调所占比例越大。深衰减应用应按最小有用信号评估动态范围。
乘法带宽决定可处理多快的参考信号乘法带宽通常以参考输入频率上升后增益下降到规定点来描述，并受码值与补偿条件影响。
数据手册里的曲线对应特定器件、供电、VREF幅度和运放，不能直接当成任何板子的保证值。
图3 乘法带宽曲线显示不同参考与补偿条件下的高频增益变化
选型时应以最高参考频率和允许增益误差为边界，再给运放和布局留下余量。
输出节点通常是高灵敏度的求和点，反馈电阻、补偿电容与运放输入应尽量靠近。长走线会增加寄生电容，数字时钟靠近IOUT又会把SPI边沿耦合进模拟输出。布局评审时可把VREF输入回路、IOUT求和节点和数字接口分成三个区域，确认各自参考面与回流，不要只按原理图连通性判断高频性能。
数字码切换时会有毛刺能量，它与参考馈通是两类误差。前者发生在码跃迁，后者即使码不变也会随VREF频率出现，测量要分开。
零码也可能看见参考馈通
理想零码应关闭主要输出，但VREF仍可能通过寄生电容耦合到IOUT和运放节点，形成乘法馈通。
频率越高，寄生通道越明显；高阻节点、长走线和不合适的反馈布局还会进一步放大问题。
图4 乘法馈通误差随频率升高而变化，低码位尤其需要关注
若应用要求深衰减，除了看静态零码误差，还要在目标频率读取feedthrough曲线并在板上复测。
测量乘法带宽时，信号源、示波器或网络分析仪都要使用一致参考面，并避免输出端负载改变运放闭环。先在低频校准目标比例，再逐步扫频记录幅度和相位；观察到失真时同步检查VREF是否已经失真。若只测VOUT而不监控参考源，源端驱动不足也会被错误归到DAC或运放。
若输出要驱动长线或容性负载，运放稳定性和隔离电阻也会改变带宽。把负载条件写进测试记录，避免空载曲线与整机表现无法对应。
结论
码值没变而输出跟着VREF动，并不能证明DAC失稳。先确认器件是不是乘法DAC，再看输出是否符合数字比例与参考信号的乘积关系。
比例正确后仍有幅相误差，就把检查顺序移到乘法带宽、运放、补偿和馈通，这条路径比盯着SPI更有效。
对闭环控制系统，乘法DAC的相位延迟还会进入环路裕量。静态比例完全正确，也可能因参考通道和输出运放的动态延迟使控制变差；频率响应应放进系统级稳定性分析。
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