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BGA封装的普及让PCB设计的难度上了一个台阶。相比QFP、SOP等周边引脚封装，BGA的焊点藏在芯片底部，引脚间距从0.4毫米到0.8毫米不等，扇出过孔、走线、等长匹配、阻抗控制，每一步都需要更精细的设计。
凡亿电路在做电路方案开发和PCB设计外包时，BGA封装的设计评审是技术难度最高的环节之一。这里把BGA设计中的几个核心要点展开说说。
BGA扇出方案要提前规划
BGA扇出是BGA设计的第一个门槛。扇出的核心任务是：从BGA焊盘走出来，通过过孔连接到内层或表层的走线，同时要保证每个扇出过孔的走线阻抗尽量一致。
扇出方案和BGA的引脚排列有关。BGA底部通常有若干个电源引脚和地引脚分布在四周，扇出时优先把电源和地引脚通过过孔连接到电源/地平面，给这些引脚提供低阻抗的回流路径。剩余的信号引脚，按功能分组做扇出——DDR的数据线、地址线、控制线通常要放在一起，方便后续做等长匹配。
扇出过孔的位置要尽量靠近BGA焊盘，减少从焊盘到过孔的stub长度。Stub过长会在高频信号中产生谐振，影响信号质量。如果表层走线空间不够，需要用盲埋孔或背钻工艺来消除stub。
DDR等长匹配的设计约束
含BGA的数字电路中，DDR内存是典型的需要做等长匹配的高速总线。以DDR4为例，数据线 DQ 的组内等长误差通常要求控制在正负2.5毫米以内，DQS的等长要和数据线组的中值对齐，CLK时钟线的等长误差要求在正负1毫米以内。
等长匹配的实现方式是蛇形走线。在做扇出和布局时，要提前估算每组信号的实际走线长度，留出足够的蛇形走线空间。如果等长误差超了，要调整蛇形补回，蛇形补回的位置要放在信号线末端、远离BGA的区域，避免在BGA附近产生密集的蛇形走线造成串扰。
DDR的总线除了等长要求，还有间距要求。数据线组之间要有足够的间距减少串扰，串扰严重的相邻数据线组可以在中间添加地线隔离。地址线和数据线之间的间距也要注意，地址线的开关噪声会耦合到数据线上。
BGA去耦网络的设计原则
BGA芯片的电源引脚通常有几十个甚至上百个，每个电源引脚附近都要有去耦电容。如果去耦电容距离电源引脚过远，去耦效果会大打折扣。
常规做法是，在BGA正下方的内层铺设完整的电源/地平面，然后把去耦电容放在BGA周围靠近电源引脚的位置。对于引脚密度特别高的BGA，可能还需要在BGA正下方放置盲埋孔，把电源从内层引到更靠近芯片的位置。
去耦电容的选型也要配合BGA的功耗特性。高速切换的数字电路，通常需要在多个频段都有去耦能力，会组合使用大容值（如10微法）和小容值（如0.1微法）的去耦电容，大容值滤低频噪声、小容值滤高频噪声。
BGA的PCB叠层设计建议
BGA封装通常要求多层板设计。常见的做法是，表层走表层能走的信号（如低速控制信号），高速信号走内层微带线或带状线。内层走线的好处是可以控制阻抗、减少辐射，同时走线环境相对稳定。
叠层设计时要计算好各层的阻抗。微带线的阻抗由线宽、铜厚、介质厚度和介电常数决定，带状线的阻抗计算更复杂一些，需要考虑参考平面的位置。如果对阻抗要求严格（如DDR4在2400MT/s以上），建议做阻抗仿真验证。
凡亿电路BGA设计能力
凡亿电路PCB设计团队具备BGA封装的设计经验，支持从0.4毫米间距到0.8毫米间距各型BGA的扇出过孔、等长匹配、阻抗控制设计。对DDR3/DDR4、SerDes、PCIe等高速总线有成熟的设计规范。
有BGA封装PCB设计需求，欢迎联系凡亿电路技术团队获取项目评估。
联系方式：13142188866（微信同号，郑先生）| Layout@fanypcb.com
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