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PCB布局完成后打样回来，发现相邻器件贴装后互相顶住，反复核对封装外形尺寸，明明和手册标注一致，却还是出现物理干涉。问题不全是封装外形画错，很多细节没考虑到也会引发这类问题。
1. 引脚伸出长度没预留
直插器件的封装外形只算了本体尺寸，没考虑引脚焊接后伸出PCB背面的长度。
两个相邻的直插器件，背面伸出的引脚很容易互相碰到，哪怕正面本体间距足够，背面也会出现短路干涉。
2. 器件公差没算进间距
器件手册标注的外形尺寸是标称值，实际量产器件存在正负公差。
比如标称5mm的器件本体，最大可能到5.2mm，布局时只留0.1mm间距，公差叠加后两个器件直接顶住，完全没有冗余空间。
3. 3D模型偏移没对齐
之前设置的3D模型原点和2D封装不同步，导致预览时显示间距足够，实际器件本体偏移出了标注范围。
布局时只看2D丝印不核对3D视图，很容易漏掉这类隐性的干涉问题。
4. 贴装偏移余量不足
SMT贴片机存在±0.1mm的贴装公差，布局时器件边缘间距小于0.2mm，贴装偏移后两个器件直接互相挤压。
布局时按照IPC标准预留足够的器件间隙，导入3D模型做全板干涉检查，就能从设计阶段完全避开这类问题。
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