时序性能是FPGA设计最重要的技术指标之一，在项目设计中很多人经常会遇见时序性能差的现象，但不知道该如何解决。造成时序性能差的根本原因有很多1、布局太差如图所示：该图是布局太差的时序报告示意图，其中附加的周围约束为3nm，实际周期为3.02

绘制铜箔与铜箔挖空

随着苹果和华为宣布新产品将支持卫星通信，消息一出，引发业界热议，高通三星等厂商也纷纷公布卫星通信计划，卫星通信俨然已成为半导体行业的新风口，而这背后无疑是射频芯片发挥作用，那么很多人就好奇了，射频芯片和基带芯片有什么关系？一般来说，射频（R

网格铜在我们的软件设计中用的比较多，因为网格铜比较能满足软件的一个应力设计，硬板还是用全覆盖铜，这样参考平面会比较完整。