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电源信号都没有处理：注意等长线的GAP尽量满足大于等于3W长度：可以减少串扰。注意看下xsignals分组 U16 -U17没有信号：数据跟地址用GND走线隔开：此处电源可以在电源层分割：以上评审报告来源于凡亿教育90天高速PCB特训班作业
时钟信号等长错误地址线等长组有几个信号等长不到目标长度，电阻到芯片段加入一起等长应避免走线造成信号回路以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.ta
本课程介绍了FPGA SDRAM文档的阅读和理解、SDRAM的功能汇总、SDRAM的实现架构、SDRAM接口的模块划分、SDRAM的时序分析和约束。
注意数据跟地址，时钟，控制之间用GND走线隔开：建议等长线的GAP也尽量满足3W，避免自身的串扰：等长不是很美观，尽量采取咬合等长，既美观也节省空间，还可以调整下美观性：上述一致原因，注意等长线的gap：其他的等长没什么问题，只要是等长美观
电源输出的滤波电容要靠近输出管脚放置2.USB的电容放置不到位，应该线经过电容在连接到USB器件，差分出线要耦合出线，走在一起3.器件干涉4.SDRAM的滤波电容尽量保证一个管脚一个5.顶底层器件干涉，顶层器件是插件，你底层也放器件，后期不
走线未连接到过孔中心2.器件干涉3.时钟信号等长不符合规范4.滤波电容尽量靠近管脚摆放，尽量一个管脚一个5.直接在电源层铺一个整版电源即可以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系
1.布局应按照先大后小原则布局，大器件打孔连接到小器件再连接到芯片管脚2.有一个数据信号等长不到位3.要保持先后线宽一一致，走线出芯片焊盘后尽快加粗以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接
1、存在开路和短路。2、地址线的等长是ic到ddr的长度。3、时钟线布线错误，应该从u16到r46再到u1。4、时钟线等长错误，是SDRAM段到电阻和电阻段ic的线一样长。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PC
注意数据线和地址线之间需要满足20mil的间距要求2.存在短路3.注意数据线和地址线需要进行等长处理，并满足3W间距4.走线注意能拉直尽量拉直5.扇孔可以在优化一下以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班
添加的地线尽量多打地过孔2.数据线一组尽量走一起，中间不要有地址线3.此处网络需要加入class一起进行等长4.电源需要处理一下，器件摆放尽量中心对齐以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问
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