使用的软件是Cadence17.4，使用内部的allegro 3D canavs看到的很多器件封装是完整的如下图但是无论通过allegro 3D canavs里面的export还是直接用pcb editor里面的 export生成的stp或

添加地网络后，后面自动添加了一串数字，导致和其他页的地网络没有进行连接。变成了两个地

allegro怎么在PCB中查看器件高度信息

差分线对内等长凸起高度不能超过线距的两倍2.等长线之间尽量要满足3W规则，后期自己调整一下走线间距3.电源走线路径要尽量短，后期自己优化一下走线路径4.左右声道尽量单根包地5.差分走线要尽量耦合出线，后期自己调整一下地过孔6.注意天线部分挖

答：在16.6及以上的版本中已经没有Bus总线了，如果需要添加的话，需要添加Net Group，可实现的功能和Bus总线是一样的。

答：我们在时序等长时，除了考虑信号线的走线的长度以外，在高速设计领域里还需要考虑封装本身的引脚长度。所谓封装引脚长度，指的就是元器件封装内部的引脚长度，这个长度一般芯片的厂家会提供这数据，我们要做的就是将数据导入到规则管理器中，与等长一起处理，具体的操作步骤如下：

答：我们设计完成PCB之后，都是需要输出光绘文件，进行PCB的生产，在allegro软件中输入光绘文件，需要先添加光绘层叠，才可以输出，添加光绘层叠的具体步骤为：第一步，点击执行菜单命令Manufacture-Artwork，进行光绘层叠的设置；

答：我们在PCB布线的时候，特别是走线在插件焊盘中间穿过的时候，我们尽量是让走线走在两个插件焊盘的中间，这样可以提高生产的可制造性。是手工使用slide命令去进行调整，很难调整到正中心，如图5-209所示，