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注意数据跟地址，时钟，控制之间用GND走线隔开：建议等长线的GAP也尽量满足3W，避免自身的串扰：等长不是很美观，尽量采取咬合等长，既美观也节省空间，还可以调整下美观性：上述一致原因，注意等长线的gap：其他的等长没什么问题，只要是等长美观
注意差分走线，此处的右边调整为左边形式走线：注意地网络顶层也没铺铜，GND层也没有进行负片分割，需要重新设计：PWR层也没有设置负片层进行分割或者是正片铺铜，建议重新设计下：电源跟地都没有处理。TX RX没有设置MGROUP等长：差分需要对
看下原理图此处三个电容位置是否有问题：看下哪个电容才是输入主干道上的电容，重新理解清楚再去放置。输入主干道上的电容是先大后小，放置有问题，自己去修改：电感当前层内部注意挖空：注意主干道电源不要打那么多孔，如果是输入就打第一个输入口；如果是输
注意差分信号包地包全：差分走线可以优化对称点：差分连接进入过孔的 看是否有多余线头 优化走线：此处差分对内等长的走线不满足规范：此处相同网络的GND铜皮并未跟焊盘连接：铜皮属性设置第二项 然后重新灌铜。CC1 CC2 管脚需要加粗走线：对内
GND跟电源网路都没有处理：地址线都有及个别的没有跟BGA内的扇孔连接：等长线的GAP尽量大于等于3W，不要太短了：数据线一组走线尽量紧凑点：看下是否存在间距报错:等长线之间要满足3W间距原则：上述一致问题，等长线GAP满足下3W长度：间距
BGA内的电源并未处理，注意要么铺铜要么在电源层进行分割：注意看下U1-U16的地址控制时钟需要组内满足误差 ，还存在报错 ，重新组内等长：U16-U17的地址控制时钟注意对内的等长误差，还存在报错：数据线内也存在等长误差报错：数据线之间满
个别器件注意整体对齐：注意等长线之间需要满足3W间距原则：没满足的都自己优化下。数据线组内也需要满足3W：差分对内等长误差为5MIL：其他的没什么问题。以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问
注意电感底部不要放置器件以及走线，需要重新优化下底层的布局以及布线：电感注意当前层内部挖空：电源输出对应的GND打孔数量一一对应上：此处顶层完全可以走线，不用打孔了：多处上述问题，自己去修改下。LDO信号也是需要加粗满足载流大小，看下具体大
还存在较多飞线，基本上是电源以及地没有连接：电源主干道器件尽量靠近管脚，不要间隔那么远，主干道器件优先级最高，其他的配置电阻电容可以调整的：电源输出的反馈信号也没有连接：器件尽量整体中心对齐处理下：此处电源连接的线宽完全满足不了载流大小，需
电感器件下面不要放置器件以及走线，自己重新处理下布局，可以塞到IC下方：DCDC5V电源信号完全没有处理：铜皮尽量不要直角：电感内部注意挖空：打孔到焊盘上：顶层5V电源都没处理：不要从电感内部走线：LDO电源信号电流比较小，加粗走线就可以了
