数据线分组错误，一组应该是9根信号线2.注意数据线等长之间需要满足3W规则3.短接网络进行等长的，后期记得更新一下pcb，恢复正常网络4.地网络需要就近打孔，或者调整一下布局利用BGA里面地网络，尽量保证一个焊盘一个过孔以上评审报告来源于凡

DDR3 2片：电感内部挖空处理。注意电源铺铜不要出现这种瓶颈处：等长线注意要保证3W间距，去调整出来：数据线需要满足等长误差，还存在报错：数据线也要满足3W间距自己注意走线跟过孔的间距规则：分割带尽量大于20MIL：以上评审报告来源于凡亿

跨接器件旁边要多打地过孔，间距最少1.5mm，建议满足2mm，有器件的地方可以不满足2.网口差分需要进行对内等长，误差5mil3.模拟信号走线需要加粗，建议10-12mil4.反馈信号需要从电容后面取样，走10mil即可5.数据线之间等长需

注意数据线等长需要满足3W规则2.地址线之间等长也需要满足3W规则3.注意数据线扇孔线宽尽量保持一致4.地址线等长存在误差报错5.等长组创建有问题，有很多网络没有添加到里面，后期自己重新创建一下6.注意走线不要有直角和尖角，尽量钝角7.注意

各位同学 请教个问题：matchedLengths 如何理解？是指同一组数据线的 长度误差吗？

晶振走内差分需要再优化一下2.跨接器件旁边尽量多打地过孔，分割间距最少11.5mm，有器件的地方可以不满足3.网口差分信号需要进行对内等长，误差5mil4.变压器所有层需要挖空处理5.反馈信号要从最后一个输出滤波电容后面取样6.注意数据线之

GND跟电源网路都没有处理：地址线都有及个别的没有跟BGA内的扇孔连接：等长线的GAP尽量大于等于3W，不要太短了：数据线一组走线尽量紧凑点：看下是否存在间距报错:等长线之间要满足3W间距原则：上述一致问题，等长线GAP满足下3W长度：间距

在DDR的设计中，需要对数据线及地址线进行分组及等长来满足时序匹配，通常DDR的数据线之间的长度误差需要保证在50mil以内，地址线的长度误差需要保证在100mil以内。执行菜单命令【设计】-【规则】或者使用快捷键DR打开规则约束器，在“H

模拟信号尽量一字型布局，并单根包地2.锯齿状等长不能超过线距的2倍3.网口除差分信号外，其他都需要加粗到20mil4.电感所在层的内部需要挖空处理5.反馈路劲需要从电容后面取样6.注意数据线直接拿等长需要满足3W规则7.地址线之间也需要满足

时钟信号等长错误数据线分组却少网络等长绕线太丑，信号流向尽量顺畅以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.com/item.htm?s