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铜皮间距太小，所有间距最小不能小于4mil多处孤岛铜皮、尖细铜皮差分出焊盘尽快耦合优化布局走线尽量靠近，不会可以查看参考板走线太细，走线一般情况最细4mil，明明可以走4mil线宽差分对内等长绕线在引起不等长处绕线差分对内等长绕线拱起处长度
走线拉出焊盘之后再去加粗：差分走线需要保持耦合，重新连接下：差分对内等长注意规范：保持耦合走线，差分下面 的走线明显比上面的宽，自己重新绘制下：差分队跟队之间也要满足10MI的误差：差分对内等长误差为5MIL：以上评审报告来源于凡亿教育90
注意数据线等长需要满足3W规则2.地址线之间等长也需要满足3W规则3.注意数据线扇孔线宽尽量保持一致4.地址线等长存在误差报错5.等长组创建有问题，有很多网络没有添加到里面，后期自己重新创建一下6.注意走线不要有直角和尖角，尽量钝角7.注意
数据线等长需要满足3W规则2.地址线也需要满足3W规则3.差分线处理不当，锯齿状等长，凸起高度不得超过线距的两倍4.电感所在层的内部需要挖空处理5.座子需要放置在板边6.器件摆放不要遮住一脚标识7.注意过孔需要盖油处理10.DDR的VREF
所谓的Xnet，是指在无源器件的两端，两个不同的网络，但是本质上其实是同一个网络的这种情况。比如一个源端串联电阻或者串容两端的网络。在实际设计情况中，我们需要对这种进行Xnet的设置，方便进行时序等长的设计，一般信号传输要求都是信号的传输总长度达到要求，而不是分段信号等长，这时采用Xnet就可以非常方便的实现这一功能，在Allegro软件中添加xnet的具体步骤如下所示：第一步，执行菜单命令Analyze-Model Assigment，进行模型的指定，如图5-112所示； 图5-11
大家好！请教个问题，我新建了XSIGNAL 类，选择了最长的一根线作为基准，规则里设置了这个类的线长都在这条线的±1mm，其他的线以它为目标绕等长，有什么办法可以清晰的看到长度绕够了呢，现在我绕等长的时候老是没有提示，绕一点要去看下左边框里
走线需要优化一下尽量钝角绕蛇形，等长可以在优化一下2过孔需要盖油处理，且里面不要有多余的线头3.注意pcb上尽量使用同一种类型的过孔，过孔种类不要超过两个4.器件摆放注意不要干涉5.走线不需要开窗，加后期自己处理一下6.还有电源为处理，存在
存在开路2.此处走线可以在进行一下优化3.器件摆放尽量中心对齐处理4.一层连接可以不用打孔5.差分需要进行对内等长，误差5mil6.ESD器件尽量靠近管脚摆放7.后期自己把电源和地再平面层处理一下，添加上网络以上评审报告来源于凡亿教育90天
顶层BGA里面的碎铜可以挖掉2.反馈信号走线需要加粗3.等长存在误差报错4.注意晶振下面不要走线以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taoba
差分出线方式可以在优化一下2.差分对内等长误差5mil3.TX和RX未添加等长组进行等长，等长误差100mil4.自己后期再地平面铺一个整版地铜对地进行连接以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以
