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答：我们在时序等长时，除了考虑信号线的走线的长度以外，在高速设计领域里还需要考虑封装本身的引脚长度。所谓封装引脚长度，指的就是元器件封装内部的引脚长度，这个长度一般芯片的厂家会提供这数据，我们要做的就是将数据导入到规则管理器中，与等长一起处理，具体的操作步骤如下：
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答：PCB设计中有一些信号组需要进行等长处理，以保证组内信号时序要求。第一步，点击Setup-Constraints-Constraint Manager选项，调出规则管理器，如图6-269所示；
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答：在第5.35问中，我们讲述了直接添加的办法去添加相对传输延迟的等长规则。这一问呢，我们讲述一下如何使用模型添加法去添加相对传输延迟的等长规则，具体的操作步骤如下所示：第一步，打开规则管理器，执行菜单命令Setup-Constraints，在下拉菜单中选择Constraint Manager，如图5-99所示，进入到规则管理器中；
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各位，请问一下在allegro PCB Designer差分对相位是什么意思，在规则管理器里起什么作用的？
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大神们好！ 看了郑总的2层板视频，根据视频设置了走线规则和过孔规则后在走线或防止过孔时发现尺寸和设置的规则不一致。具体情况如下：过孔 规则设置过孔是10-18mil，放置时使用快捷键P+V或者点击工具栏放置的过孔为28-50mil，而在走线状态下按下“*”键防止的过孔是和规则一致的，如下图：问
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