1.芯片下方电容要均匀分布。2.数据线等长组分组错误，两组线分别缺少LDOM、HDQM。3.数据线等长错误，应该控制误差50mil4.地址线等长分组错误，缺少部分网络5.电源输入线宽不一致，电容输入输出都需要加宽。6.多存在多处尖岬铜皮。7

DDR采用菊花链拓扑结构时，由于信号传输线较长通常需要在DDR末端加上终端匹配电阻，端接的方式有很多，但是都是为了解决信号的反射问题，通常为了消除信号的反射可以在信号的源端或者终端进行解决，在源端处消除反射是采用电阻串联的方式，在终端处消除

确认一下此处输出是否满足载流，后期自己加宽走线2.电容尽量靠近管脚摆放，尽量均匀摆放3.走线可以在优化一下，尽量不要有锐角4.存储器要分组走线，同组同层，需要等长处理，误差100mil5.走线注意拓扑结构，这个应该是采取菊花链的走线方式，后

存在多处尖岬铜皮和孤岛铜。2. 多处器件摆放干涉，如生产会造成两个器件重叠无法焊接。3.部分管脚存在开路。4.数据线分组错误，少了LDQM和HDQM5.地址线分组错误，缺少部分信号；以设计规范为准。以上评审报告来源于凡亿教育90天高速PCB

USB的差分信号需要进行对内等长，等长误差为5mil2.晶振走线需要走类差分处理3.此处是用菊花链的方式进行等长，建议使用创建焊盘对组进行分段等长（U1-U2,U2-FPC1）4.电源输入的滤波电容应该靠近输入管脚（4脚）放置5.电源输出部

通过这一课程我能学到什么1）Allegro 4层板布局布线技巧2）Allegro 4层板TI主控设计3）Allegro软件基本操作技巧4）菊花链拓扑设计5）凡亿高手实战经验这个是一个非常经典的4层allegro达芬奇核心板设计，基于TI的主控DM642，全程讲解通过Allegro软件来设计一个4层的达芬奇开发板的PCB设计实战过程，从前期的原理图导入,导后期输出生产文件(GERBER )的全过程。

电源网络DP3V3全都是飞线显示，内层存在电源层赋予对应网络即可：电源平面层没有赋予网络，导致存在飞线网络没有连接：焊盘扇孔注意对齐，都没对齐，需要修改：类似这种过孔内存在线头的自己删除：注意走线优化：地址线内还存在误差报错：不需要拉线的地

上次我们对不加端接电阻和加端接电阻之后的仿真结果做了分析之后我们得出在DDR采用菊花链拓扑结构的时候是需要加端接电阻的，这次我们看看DDR末端的端接电阻距离最后一片DDR远一点效果好一些还是近一点效果好一些。本次采用的案例依旧是我们上期的D

1.电源输入的滤波电容应该靠近输入管脚放置2.【问题分析】：注意等长线之间需要满足3W规则3.【问题分析】：USB需要进行等内等长处理，等长误差为5mil4.此处是用菊花链的方式进行等长，建议使用创建焊盘对组进行分段等长（U1-U2,U2-

在规则里面这么多拓扑结构，很多时候我们只需要使用第一个shortest规则就可以，在ad中这几个出线规则其实并不需要我们去太多的纠结，因为对于器件而言不同的器件我们使用的布局方式又是不一样的，比如DDR什么时候用T点，什么时候用菊花链 ，什么时候用fly-By,等等这些，都是需要按照我们的行业规范进行布局和布线。