扫码关注
- 全部
- 默认排序
上次我们对不加端接电阻和加端接电阻之后的仿真结果做了分析之后我们得出在DDR采用菊花链拓扑结构的时候是需要加端接电阻的，这次我们看看DDR末端的端接电阻距离最后一片DDR远一点效果好一些还是近一点效果好一些。本次采用的案例依旧是我们上期的D
DDR拓扑结构的详细解析
在进行多片DDR设计的时候，通常DDR会存在拓扑结构，下面我们将详细介绍一下各种拓扑结构的区别以以及应用场景。首先我们先介绍一下，当只存在一片DDR的时候通常是采用点对点的连接方式，点对点的布线方式优点是结构简单，阻抗以及时序容易控制，适合
确认一下此处输出是否满足载流，后期自己加宽走线2.电容尽量靠近管脚摆放，尽量均匀摆放3.走线可以在优化一下，尽量不要有锐角4.存储器要分组走线，同组同层，需要等长处理，误差100mil5.走线注意拓扑结构，这个应该是采取菊花链的走线方式，后
1.芯片下方电容要均匀分布。2.数据线等长组分组错误，两组线分别缺少LDOM、HDQM。3.数据线等长错误，应该控制误差50mil4.地址线等长分组错误，缺少部分网络5.电源输入线宽不一致，电容输入输出都需要加宽。6.多存在多处尖岬铜皮。7
DDR采用菊花链拓扑结构时，由于信号传输线较长通常需要在DDR末端加上终端匹配电阻，端接的方式有很多，但是都是为了解决信号的反射问题，通常为了消除信号的反射可以在信号的源端或者终端进行解决，在源端处消除反射是采用电阻串联的方式，在终端处消除
在规则里面这么多拓扑结构，很多时候我们只需要使用第一个shortest规则就可以，在ad中这几个出线规则其实并不需要我们去太多的纠结，因为对于器件而言不同的器件我们使用的布局方式又是不一样的，比如DDR什么时候用T点，什么时候用菊花链 ，什么时候用fly-By,等等这些，都是需要按照我们的行业规范进行布局和布线。
存在多处尖岬铜皮和孤岛铜。2. 多处器件摆放干涉，如生产会造成两个器件重叠无法焊接。3.部分管脚存在开路。4.数据线分组错误，少了LDQM和HDQM5.地址线分组错误，缺少部分信号；以设计规范为准。以上评审报告来源于凡亿教育90天高速PCB
1. 掌握PCB设计常用的设计技巧及熟悉PCB设计的整体流程 2. 掌握DDR3设计的知识要点 3.掌握3W原则的PCB设计 . 了解菊花链拓扑结构及设计规则 . 掌握蛇形等长走线
PCB设计流程规范
直播结束后扫码添加助教领取课件直播时间：2022年12月23日 晚8点背景介绍：我们发现很多工程师在PCB设计时不够规范，从开始的布局扇孔，以及到后面规则以及布线的时候都有体现，可能后期板子上面也会因为这些因素影响板子的性能等，我们要做的就是减少这种情况的发生,在设计的时候严格按照设计规范来进行。直播能帮到用户些什么：本次直播将对PCB设计整个流程做一个介绍，从一开始的前期准备再到后面的叠层与阻抗的计算，设计规则以及布局布线等都会介绍一下一下其中的要点，可以让大家在PCB设计时更加清楚自己每个阶段需要做什么事情，怎样才能做好。直播大纲：1、PCB设计流程介绍2、PCB布局规范讲解3、PCB布线规范讲解4、PCB后期的规范处理课程主要讲了哪些知识点：1.布局前的准备，包括结构的确认，电源二叉树的分析等2.布局规范，阻抗与叠层的了解，class类的建立3.布线思路讲解，高速信号的处理4.后期PCB与Gerber文件的检查参与直播中好礼抽取5名学员赠送价值148元Altium Designer 4层菊花链核心板PCB设计教程
不还是会要出现从总线上分线头出来的问题所以个人认为在非必要情况下，只要不小于90°，都是可接受的DDR3/4里面，多片FLASH，这种情况很常见
全站最新内容推荐
- 1全球首款有256核心的处理器正式发布！
- 2施密特触发电路、单稳态电路、多谐振荡电路
- 3BGA焊点容易氧化，是什么原因？
- 4VKL128点阵式液晶显示IC高抗干扰液晶段码屏驱动
- 5通过 SmartConnect 技术简化 IP 集成，XCKU15P-1FFVA1760E、XCKU15P-2FFVA1760E现场可编程门阵列规格参考
- 6永嘉微超强抗干扰触控VK36N5D五键触摸触控芯片，适用于家电触摸感应IC等等
- 7电路设计：如何提高信号链前端增益？
- 8FPGA应用，XCKU5P-2FFVA676E XCKU5P-L2FFVB676E XCKU5P-3FFVB676E能够驱动 16G / 28G 背板的收发器
- 9走进电子材料，了解N型半导体
- 10走进电子元件，了解角度传感器芯片
