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注意数据线之间等长需要满足3W2.次根信号等长不满足原理图要求3..地址线之间等长也需要满足3W4.存在开路以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item
地址线分组，CLK,CKE0都要添加进来一起进行等长2.数据线分组应该是一组9根2SDRAM注意规则设置，导致等长有黄色提示2.注意过孔需要盖油处理其他没什么问题以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课
低八位等长超出范围高八位也超出范围地址线也不等长这里走线不满足3w布线未完成以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.com/item
数据线高八位和低八位要分别进行分组等长，一组9根2.地址线等长不符合原理图要求3.等长注意一下不要有直角4.地址线分组需要把时钟信号，读写，控制都添加进来以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访
直播介绍：DDR SDRAM高速存储器是在高速PCB设计当中常见的模块，很多工程师对于如何处理单片、两片以及多片的布局、布线设计有很大的困惑，是一个设计难点。开设本次直播旨在全方位、多层次的去介绍DDR SDRAM高速存储器以及设计思路。直
可以解决的报错处理一下顶层焊盘没有连通，器件没有连接所有等长组都没有达到等长目标以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.taobao.com/it
SDRAM信号线等长处理
在布线完成后，这里以SDRAM为例，要对SDRAM信号线进行等长处理，以满足时序要求。SDRAM的信号可分为数据线、地址线、控制线、时钟线，走线时要同组同层，间距满足3W原则，每组数据线的等长误差范围为+-50mil，地址线、控制线、时钟线的等长误差范围为+-100mil。
走线需要优化一下尽量钝角绕蛇形，等长可以在优化一下2过孔需要盖油处理，且里面不要有多余的线头3.注意pcb上尽量使用同一种类型的过孔，过孔种类不要超过两个4.器件摆放注意不要干涉5.走线不需要开窗，加后期自己处理一下6.还有电源为处理，存在
等长存在报错，没有达到目标范围2.此处需要调整一下，尽量钝角3.等长不符合规范4.地址线等长存在报错以上评审报告来源于凡亿教育90天高速PCB特训班作业评审如需了解PCB特训班课程可以访问链接或扫码联系助教：https://item.tao
1.电源滤波电容尽量靠近管脚摆放均匀放置，尽量一个电源焊盘放一个电容2.器件摆放干涉3.地址线分组错误，缺少部分信号4.信号线布线造成闭合回路。5.顶层低层没有铺铜，导致地焊盘没有连接过孔。6.时钟没有和地址线等长以上评审报告来源于凡亿教育
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