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Altium Designer 安装问题合集
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深南电路无锡工厂最新动态;富士康印度iPhone组装业务被迫暂停…
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重磅:集成电路将成国家一级学科
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Altium中坐标的导出及利用坐标快速布局
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详解Allegro 16.6 3d显示功能
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零基础学嵌入式实训尤为重要
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一文助你快速了解DDR5与DDR4的区别
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HDMI接口的PCB设计详细规范
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Altium Designer 19盲埋孔的定义及相关设置
  • Altium Designer

    Altium Designer 安装问题合集

    本文仅供学习使用,请大家多多支持正版。本文所遇到的情况给到相应的解决方法可能不适用于所有的电脑系统,望大家见谅。遇到的问题有限,如若遇到本文中没有的介绍的问题,还麻烦请大家上传到凡亿教育课堂问答模块中,会尽力给大家解决以及记录下来,给后面遇到此类问题的同学们提供解决之法。 1. 杀毒软件未关闭,造成的安装失败及提示报错:首先可以自己先去翻译软件里面去大概翻译一下,最后一句话就是“如果安装了防病毒软件,请禁用并重试”。由此可知,是因为我们的病毒软件开启了,那么我们的解决方法就是,将杀毒软件关闭之后再进行软件安装。2. 之前的AD软件安装文件没有清除干净: 在安装的过程中无法进行下一步继续,还提示出如上的警告,那么就是我们之前安装软件的文件没有删除干净造成的。解决的办法其实很简单,就是找到之前安装软件的路径,将其文件删除干净之后再进行下一个软件版本的安装。或者在对应的电脑的另一个盘中进行软件的下载即可。3. 电脑系统中缺少某个文件: 以上的安装软件警告就是因为电脑系统中缺少某个文件造成的,解决的办法就是重新下载这个文件。如上的缺失文件就是“KB2670838”文件,以后遇到同样问题,跟上述一样去看缺少哪个文件,然后到浏览器中去下载对应的文件,文件下载完成之后,再重新安装软件就可以了。4. 安装成功,但是一打开软件出现软件崩溃: 出现以上问题的是安装成功但是每次打开软件都会弹出这个报错对话框出来。报错的对话框的意思就是软件崩溃,那么造成这种情况的可能性的原因可能是此版本的软件跟你的电脑系统不兼容而造成的,建议换一个版本的AD软件去进行下载。5. 安装之后出现程序错误,不能打开: 此问题的解决方法第一个可能性就是电脑的显卡没有去进行安装,如果显卡已经安装过了,那么就将此版本重新卸载干净,再次进行下载一次即可打开了。 6. 需要用户名与密码登录:  出现以上图中的问题,首先看看自己是不是WIN10的64位系统,不是的话就将系统升级,是的话还出现以上情况就重新换一个安装包下载即可。

    2020-08-04 19 发布人:零七三一
  • 行业资讯

    重磅:集成电路将成国家一级学科

    7月30日,国务院学位委员会会议投票通过集成电路专业将作为一级学科,并将从电子科学与技术一级学科中独立出来的提案。集成电路专业拟设于新设的交叉学科门类下,待国务院批准后,将与交叉学科门类一起公布。据《中国集成电路工业人才白皮书(2017-2018)》数据,到2020年集成电路工业总需求量72万人,2017年的人才总数是40万人,但现状是,每年集成电路专业毕业生总供给数量大概只要3万人,现在人才缺口在30万左右。 作为信息技能工业的核心,集成电路是支撑国家经济社会展开和保证国家安全的战略性、基础性和先导性工业,已成为实现科技强国、工业强国的重要标志。 在过去的十年里,我国集成电路工业快速展开,整体实力显着提升,设计和制造才能与国际先进水平距离不断缩小,封装测验技能逐渐挨近国际先进水平,工业集聚效应日趋显着。 但是,与先进国家和地区相比,我国集成电路技能仍然存在较大距离,持续创新能力薄弱,高端芯片产品大多依赖进口,难以对构建国家工业核心竞争力、保证信息安全等构成有力支撑。 此前,复旦大学2019年11月发布音讯称,该校将率先于2020年展开“集成电路科学与工程”博士学位授权一级学科点于2020年试点建造,并发动博士研究生招生。 早在2018年,国家就有将集成电路设置成一级学科的提案,我国科学院院士王阳元在新时期我国集成电路工业展开战略论坛中曾提议将微电子学科提升为一级学科,而其时的复旦大学已着手谋划“集成电路科学与工”一级学科建造。 根据《学位颁发和人才培养学科目录设置与办理办法》,学科目录分为学科类别、一级学科(本科教育中称为“专业类”)和二级学科(本科专业目录中为“专业”)三级。学科类别和一级学科是国家进行学位授权审核与学科办理、学位颁发单位展开学位颁发与人才培养工作的基本根据,二级学科是学位颁发单位施行人才培养的参考根据。 其间,一级学科是具有一起理论基础或研讨范畴相对共同的学科集合,每10年进行一次调整。 据证券时报网报导,“以前集成电路是被分散到各个学科中,因此其建设经费实际上是经过了二次甚至三次分配,很多时候是拿不到建设经费的,尤其对于一些集成电路方向实力偏弱的学校而言,因此对应的师资队伍建设也将受到限制。”电子科技大学电子科学与工程学院的副教授黄乐天曾在《浅谈集成电路成为一级学科》的文章中谈到,“曾经的集成电路是一种元器件,而电路设计是用不同类型的元器件在电路板上构成功用电路。随着集成电路技能在摩尔定律的驱动下飞速展开,集成电路由一种元器件展开成为了电子系统的核心。集成电路就由原来的一种元器件变身成为了电子信息系统的主要载体。” 电路的春天 真的来了!

    2020-08-03 38 发布人:凡亿教育
  • 原理开发

    一文助你快速了解DDR5与DDR4的区别

    内存条,我们都知道它是电脑平台里不可缺少的一部分,最早开始到现在的DDR2、DDR3、DDR4一类的内存条。随着科技的发展,DIY各类产品层出不穷,而镁光成为内存的老牌厂家,为无数王佳提供纵横游戏的尖端装备,据10月份的消息,Cadence和镁光公布了自己的DDR5内存研发进度,两家厂商一起开始研发16GBDDR5的产品,并计划在2019年年底之前实现量产目标,从镁光的公布文件可以知道DDR5内存将从8GB容量起步,最高可达单条32GB,I/O带宽能达到3.2-6.4Gbps,同时电压为1.1V,内存带宽将为DDR4内存的两倍!作为DDR4的继承者,DDR5内存在性能上肯定要高出DDR4一大截。Cadence表示与DDR4相比,DDR5功能将实际带宽提高36%,即使在3200MT/s和4800MT/s速度开始,与DDR43200相比,实际带宽将高出87%,DDR5最重要的特性之一是将是超过16GB的单片芯片密度!DDR5的主要特性是芯片容量,不仅仅是更高的性能和更低的功耗,DDR5将具有改进的命令总线效率,更好的刷新方案以及增加的存储体组以获得额外的性能。早在今年5月,Cadence就已经拿出了DDR5内存验证模组,DRAM就是来自镁光,验证模组产品采用了台积电的7nm工艺,频率高达4400MHz。JEDEC的DDR5标准尚未出现,不过有可能在今年年底正式公布最终规范,频率起步4800MHz,最高6400MHz。还有更低的电压,每通道32/40位(ECC)、总线效率提高。对于内存条,现在很多用户对内存条的理解一般都存在两个方面,第一个参数是内存或者是多大的容量,第二也就是内存条的频率,内存的主频和CPU的主频一样习惯上被用来表示内存的速度,它代表着该内存所能达到的最高工作频率。内存主频以MHz作为单位来计量的,内存主频高越高就表示着内存所能达到的速度就越快,目前大家所认知的内存频率参数以DDR4为例有2133MHz、2400MHz、2666MHz、2800MHz、3000MHz、3200MHz等一些频率。DDR5的工作频率高达4800以上,这已经是超越DDR4内存的极限频率了,而且公布的最高频率达到6400MHz,达到DDR4的两倍之多,这是一种什么概念?如果DDR5在出世的那一刻我相信这对内存条来说绝对是具有改革换代的革命性意义,最重要还是DDR5的电压降低了,理论讲频率越大功耗越高,这还是得得益于多少nm工艺。相信未来两年或者三年里DDR5也就正式量产,DDR5的价格大家猜一下会在什么价位?会不会就像在DDR3的时代DDR4出现了一样?据目前所知,SK海力士也相继公布了成功研发出满足JEDEC标准规范的DDR5内存颗粒,但颗粒容量高达2GB,成为世界首款符合标准的DDR5内存。SK海力士研发的DDR5内存颗粒是采用1Ynm工艺制造,电压符合标准的1.1V,比较上一代的DDR4内存1.2的电压,可节省30%的功耗。两大生产商的竞争最后到底是谁提前开始实现量产呢?而谁的DDR5内存条更具有丰富性,谁的性能更上一层?这些我们现在还不得而知。但我们可以知道的是DDR5内存的到来将会为内存市场掀起巨大的风浪~也将成为我们主流配置不可缺一的DDR5内存。总结一下:1、带宽速度与DDR4相比,改进的DDR5功能将使实际带宽提高36%,即使在3200MT/s(此声明必须进行测试)和4800MT/s速度开始,与DDR4-3200相比,实际带宽将高出87%。2、单片芯片密度DDR5最重要的特性之一将是超过16Gb的单片芯片密度。DDR5主要特性:DDR5SDRAM的主要特性是芯片容量,而不仅仅是更高的性能和更低的功耗。DDR5预计将带来4266至6400MT/s的I/O速度,电源电压降至1.1V,允许的波动范围为3%(即±0.033V)。每个模块使用两个独立的32/40位通道(不使用/或使用ECC)。此外,DDR5将具有改进的命令总线效率(因为通道将具有其自己的7位地址(添加)/命令(Cmd)总线),更好的刷新方案以及增加的存储体组以获得额外声明:本文来源于公众号:电路城,版权归原作者所有。如涉及版权或对版权有所疑问,请第一时间与我们联系

    2020-07-15 139 发布人:电子视界
  • Altium Designer

    Altium Designer 19盲埋孔的定义及相关设置

    Altium Designer 19盲埋孔的定义及相关设置1)埋孔(Buried Via)就是内层间的通孔,压合后无法看到,所以不必占用外层的面积,该孔上下两面都在板子的内层,换句话说是埋在板子内部的。2)盲孔(Blind Via)用于表面层和一个或多个内层的连通,该孔有一边是在板子的一面,通至板子的内部为止。(3)按快捷键“DK”,进入叠层管理器,选择“Via Types”选项卡,进行盲孔设置,如下图所示,添加钻孔类型,如TOP-GND02、TOP-ART03、GND02-ART03。(4)在放置过孔的时候,设置过孔属性,选择钻孔类型即可,如图所示。Altium Designer PCB中如何放置镂空字体●Altium中怎么快速切换层/层的单层显示切换●利用Altium Designer IPC封装向导快速创建PCB封装  ●14层AD ZYNQ系列核心板PCB设计及原理图分享●Altium Designer19电子设计速成宝典书籍预售●Altium Designer中对已存在的走线进行切断操作●Altium Designer中对已存在的走线进行切断操作●PCB各个层的介绍及作用说明●AD19 如何导出一个组件对应一个值的BOM

    2020-07-14 180 发布人:电子视界
  • Altium Designer

    ad20爬电距离规则讲解 ​

    爬电距离:两个导电部件之间,或一个导电部件与设备及易接触表面之间沿绝缘材料表面测量的最短空间距离。沿绝缘表面放电的距离即泄漏距离也称爬电距离,简称爬距。对最小爬电距离做出限制,是为了防止会在绝缘材料表面产生局部恶化传导路径的布线,这样的布线会使得电子在绝缘表面或附近放电。规则设置:1. 执行菜单栏“设计”-“规则”命令,或者使用快捷键DR打开规则管理器 2. 在规则管理器中找到设置爬电距离的规则Creepage distance,对爬电距离进行设置  这里用两根网络来举例简单说明一下这个规则:1.这里对VCC3.3和+5V的爬电距离设置为20mil  2.通过快捷键TDR进行DRC检查发现,出现如图所示的爬电间距不够的报错    3.我们增大两者之间的间距,然后再次进行DRC检查,发现这个报错消失了 说明我们这个规则设置成功了,我们的间距需要满足我们所设置的爬电距离才不会进行报错   对于pcb设计中的爬电距离经验介绍: 1)PCB设计中弱电距离应大于15mil,强电应大于100mil,如果距离不够可以考虑开槽,开槽大于1mm。对于一个槽(>1mm),唯一的要求是,现有的爬电距离,再加上槽宽度和的两倍槽深度必须等于或大于的爬电距离。凹槽也不能削弱PCB基板的强度而使PCB板达不到硬度测试要求。2)关于PGND ,CGND,48V,60V电源,这些信号的爬电距离:推荐为2mm,如果因为器件管脚、结构等作2mm有困难,最小可以做到1mm。特别是负片层、一定要做到。3)隔离器下面的所有层的空间不能放置走线,过孔,焊盘,以保持最大的爬电距离。4)en61347-1中没有pcb板爬电距离的规定。ul60950安全标准:电源高压侧初级走线间隔4mm,初级与次级走线间隔8mm,低压边及控制线走线间隔0.3mm。

    2020-07-14 509 发布人:零七三一
  • Sigrity仿真

    Cadence Allegro 17.2 新的反射流程让信号反射仿真分析更加便捷高效

    啥是反射?反射(reflection)和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样,都是信号在传输线上的回波现象。此时信号功率没有全部传输到负载处,有一部分被反射回来现象。 对这个就是一个信号反射模型喔,在高速的PCB中导线必须等效为传输线,按照传输线理论,如果源端与负载端具有相同的阻抗,反射就不会发生了。如果二者阻抗不匹配就会引起反射,负载会将一部分电压反射回源端。根据负载阻抗和源阻抗的关系大小不同,反射电压可能为正,也可能为负。如果反射信号很强,叠加在原信号上,很可能改变逻辑状态,导致接收数据错误。如果反射发生在时钟信号上可能引起时钟沿不单调,进而引起误触发。Cadence Allegro 17.2反射仿真分析流程中怎么进行信号分析?【1】Cadence Allegro 17.2启动后选择Allegro Sigrity SI产品就可以启动Sigrity信号完整性分析的产品平台工具。【2】Allegro Sigrity SI产品启动后,需要选择用于进行反射分析的实例文件,今天我和小伙伴一起使用一个PC3_RDIMM_DDR3的内存条实例文件进行分析。当加载实例文件完成以后,选择Analyze—Analysis Workflow中的Reflection Workflow即可进入信号反射分析的流程。【3】需要提取网络所涉及到的驱动源或接收源赋予IO的模型(或者说是匹配上模型,这个模型就是IBIS或者SPICE的模型),Default IO Cell Models是Allegro 17.2默认给出的单IO和差分对IO模型文件。当勾选use defaults for missing models复选框后,Allegro 17.2会将没有赋予模型的网络IO模型自动匹配到这些默认的模型上。(一般情况下,默认模型文件不建议修改)【4】Manage Libraries用来做模型库的路径设置,可以配置项目的库路径也可以用来设置集中的外部库路径配置。Project Library 默认情况下自动指向当前PCB文件存在的路径下,也支持进行库路径编辑修改。External Libraries用来配置系统外部集中库路径位置,比如可以配置集中的电容库路径,或者其他所需要用到仿真库路径。(路径建议不出现中文为宜)【5】Launch Analysis Model Manager用来添加所需要的模型库。比如可以通过手动方式来添加浏览项目的库路径和模型文件等。【6】Model Assignment用来分配模型,在弹出的窗口中可以对当前实例文件中的所有器件模型进行预览和分配。【7】点击Auto Generate Models Allegro 17.2会根据设置的Project Library和External Libraries自动匹配相互关联的模型文件,比如常用的R,L,C无源器件。当匹配完成以后,在右侧的Assigned Model栏目中就给出已经匹配完成的器件信息结果。【8】补充其他电阻器件的模型,R04S00015O152110J-4SR_2010_15ohm&39ohm&22ohm这三个器件都是排阻,需要给这三个排阻添加模型文件。分别选择这三个器件以后,选择Assign—Launch analysis models manager命令,在弹出的Analysis Model Manager窗口中新建立模型文件。【9】新建立电阻模型RN4SR_15,用SPICE语法建立排阻的模型文件。【10】修改排阻的端点 1 2 3 4 5 6 7 8 都为信号类型的网络节点。【11】修改SPICE模型文件,完成排阻的模型建立。【12】完成无源器件的模型创建和分配。【13】同理完成,完其他器件的模型创建和分配。【14】选择需要进行反射仿真分析的网络,比如A【15】设置仿真参数。【16】选择Start Analysis即可开始反射信号仿真,等待仿真完成以后结果就可以显示在出来,图下图所示。结果显示的表格里面给出了具体的信号的发射和接收端的信号时域图,从图中可以看到信号的发射端和接收端的信号情况。也通过表格的形式给出了信号自动测量的结果,其中包括信号过冲,信号的下冲,信号的最小高电平余量,最小低电平余量,信号的VERF电压等参数。右侧的窗口中可以通过高亮的方式显示出信号传输链路所在的位置,通过观察色卡的颜色可以看到信号在整个传输链路里面位置情况,那些地方存在比较大的反射情况,反射最严重的地方发生在传输链路的那些地方等。通过这样直观的手段来对PCB信号传输链路中存在的反射问题显示出来,以便于工程师能够更加准确的来解决信号这些信号反射的问题,以便于提高信号的质量。通过上面的学习让我们看到了全新的Cadence Allegro 17.2 信号反射仿真的分析方法,可以允许工程师在Allegro Sigrity SI的环境下对PCB存在的反射问题进行更加直观的检查,发现和修改。这样做成为减少潜在信号反射设计问题的重要方法之一,对于提升设计效率以及设计的准确性是有很大帮助。阅读完这篇文章的小伙伴可以自己去试一试这个新功能,让自己的设计做到心中有数,胸有成竹。声明:本文来源于耀创深圳 旅行的苏西,版权归原作者所有。如涉及版权或对版权有所疑问,请第一时间与我们联系

    2020-07-14 208 发布人:李增(WareLEO)
  • Sigrity仿真

    Power SI里面封装体上添加假性球体和参考层的方法

    在IC封装的分析中,为了能够提取到更加趋近于真实测量结果的参数S参数(或者其他参数),需要在封装体上添加假性球体和参考层,下面来讲解添加假性球体和参考层的方法。1、导入需要进行分析的封装体文件2、进行三维预览,可以看到导入的封装体下面没有焊接球和参考层。3、选择命令File-Merge-Pseudo PCB命令。4、在Add pseudo PCB的窗口里面,选择进行添加连接的方式。一般的封装体下面都是PCB,因此选择关联的封装为BGA的类型。在右侧的Connection method里面选择进行连接的方式。Add solder balls表示在封装上添加BGA的焊接球连接。Extermal mcp 是通过导入MCP的文件关联连接。Short circuit是短路连接。一般封装体选择Add solder balls。5、height是高度,radius是直径,比如可以设置成0.5mm高度,radius设置成0.2mm。勾选package >表示封装体放在参考层PCB的上面。Alias if short表示添加的焊球连接到添加的参考层上。Alias if short不勾选,执行命令完成的情况。7、执行命令完成以后,添加plance01参考层的显示效果。8、添加完成以后,三维情况下显示的参考层和焊球情况。9、Alias if short勾选,执行命令完成的情况。10、添加完成以后,三维情况下显示的参考层和焊球情况。总结若封装体做S参数提取分析,IC封装体的下面需要有添加假性球体和参考层,这样得到的结果阻抗才够准确,球体的直径和高度可以自己按照安装实际的参数来设置。经过这样设置之后,仿真提取到参数更加趋近于真实数据。声明:本文来源于 耀创深圳,旅行的苏西,版权归原作者所有。如涉及版权或对版权有所疑问,请第一时间与我们联系

    2020-07-13 176 发布人:李增(WareLEO)
  • Sigrity仿真

    电源完整性分析实例:如何通过仿真确定去耦电容数量

    Sigrity PowerSI是IC封装和PCB设计快速准确的全波电磁场分析,作为专业的频域分析工具,为当前高速电路设计中面临的各种信号完整性(SI)、电源完整性(PI)和电磁兼容(EMI/EMC)分析提供快速准确的全波电磁场分析,并提供宽带 S参数提取以及频域仿真。PowerSI可以为IC封装和PCB设计提供快速准确的全波电磁场分析,从而解决高速电路设计中日益突出的各种PI和SI问题:如同步切换噪声(SSN)问题,电磁耦合问题,信号回流路径不连续问题,电源谐振问题,去耦电容放置不当问题以及电压超标等问题,从而帮助用户发现或改善潜在的设计风险。Sigrity OptimizpPI是针对PCB和封装的电源仿真工具,通过前仿真和后仿真实现电容方案的选型和优化,进而提高系统或器件的性能。OptimizePI是能够帮助设计者综合考虑PCB或封装的电源分配网络(PDS)去耦电容的性能和成本。OptimizePI通常可以节省15%到50%的成本,通过分析可以确保系统或器件的PDS实现最佳性能。OptimizePI基于Cadence的电磁场电路混合引擎并结合专有的优化算法,帮助用户快速得到最佳的电容方案及布局方案。最近有朋友发邮件咨询使用Sigrity PowerSI和OptimizpPI软件如何通过仿真确定去耦电容的数量的问题,今天我将和大家一起来学习如何解决这个问题。看看究竟如何通过仿真的办法来确定电容数量和容量,今天的讲解会从原理开始一步步地进行讲解,让大家明白仿真背后的道理和进行仿真的操作步骤。首先需要先了解下电容的频率特性,ESR,ESL,电容的反谐振点阻特性。1、去耦电容根据封装结构和材料的不同,可以分成电解电容、钽电容、陶瓷电容等。电解电容与钽电容通常体积大,带来的串联电感也比较大,通常用于低频滤波电路。陶瓷电容由于封装尺寸小,寄生电感小,结构稳定等优点,被广泛的适用于中高频率滤波和去耦电路中。2、在频率很高的时候,电容不能作为一个理想的电容对待,而是存在着寄生参数。通常用ESL表示其有效的寄生电感参数,用ESR表示有效的寄生电阻参数。考虑寄生效应后滤波电容的等效电路如下图所示,串联的RLC电路在频率F0处发生谐振,这个F0被称为该电容的自谐振频率。在自谐振频率之前电容的阻抗特征呈现容性,在自谐振频率之后阻抗特性呈现感性,相当于电感。470uF电容自谐振频率232KHZ;100nF电容自谐振频率26MHZ; 3、电容的等效串联电感和生产工艺和封装尺寸有关,同一个厂家的同种封装尺寸的电容,其等效串联电感基本相同。一般小封装的电容等效串联电感更低,宽体封装的电容比窄体封装的电容有更低的等效串联电感。利用电容谐振改善PDN阻抗。PDN的阻抗设计通常需要利用去耦电容的谐振特征,通过电容的并联组合获得最低的输入阻抗。不同型号电容的谐振频率如下图所示,可以看出,不同的型号的电容自谐振频率相同,并联的电容数目越多,其容性、感性区域的阻抗越小,自谐振的频率点不变。4、在电路板放置分立的去耦电容可以灵活地调整电源供电系统的阻抗,实现较低的电源地噪声。为了对一个特定的设计寻求最佳的去耦解决方案,选用OptimizpPI软件进行电源供电系统的仿真显得很重要,在下图中是电容的特性,比如C0G 0.1uf的电容反谐振峰出现在10MHZ的频率上,反谐振阻抗在0.005欧姆。可以看到不同系列,不同容量的电容都有各自固有的反谐振峰频点和阻抗最小点不同。5、5、接下来我们扫描电源平面频域特性,可以看到如图所示的阻抗分布曲线,蓝色的曲线是没有添加电容之前得到的PI曲线特征,蓝色线的阻抗有两个谐振峰,190MHZ和780MHZ两个阻抗谐振峰,最大阻抗在60欧姆。绿色的曲线是添加12个0805电容之后的电源平面频域阻抗分布曲线分部相对于蓝色线而言,阻抗下降到了37欧姆。红色线是添加24个IDC电容之后的效果,可以看到平面谐振峰完全消失,阻抗被控制在了10欧姆以下。由此来看,添加去耦电容在合适的位置上起到了改善平面阻抗的效果。 6、这里还必须提出一个标准,也就是我们常说的目标阻抗方法标准,这里有目标阻抗方法的公式。目标阻抗法将PDN网络分为器件Component和系统system两个部分,从器件看向系统的目标阻抗被定义为公式。Ztarget(目标阻抗)=ΔV voltage tolerance(电源噪声容限)/I(器件工作电流)。如上图所示,图中给的就是器件自阻抗的目标范围,在这里给出一个公式,具体如下图所示。 7、优化电源平面PI的阻抗曲线,需要采用目标阻抗做出阻抗的标准线,阻抗标准线以上是不合格的部分需要进行优化,阻抗符合目标的阻抗标准的就不需要进行优化。我们进行PI的优化就是需要将不合格的部分优化到合格的目标阻抗以下合格为止。在OptimizePI里面将目标的阻抗线对应的位置找出来,在对应的阻抗超标位置上,去添加等频率的电容(有些是谐振的倍频电容,需要分析是基频还是谐振频率),利用电容反谐振点阻抗最小的特点,去做PI平面的阻抗的改善,就达到的阻抗优化的目的。8、那么怎么去确定耦电容的数量和容量呢?首先就需求去按照仿真的出来曲线超标的阻抗频点去查找对应的位置或者需要添加电容的位置。OptimizePI电容库面有很多电容,可以按照仿真得到的PI阻抗曲线去对应的频率点上找合适需要的电容。下图调用了三星的电容,这个电容反谐振峰在37MHZ,阻抗最小在0.028欧姆,若仿真的结果超标点在37MHZ就可以正好选择这电容进行阻抗改善。 9、通过手工的方式添加这个电容到电路板超标的位置处,然后再次执行PI的优化仿真,就可以查看到经过摆放电容之后的差异之处。具体说就是对比添加电容前,该频率点上的阻抗变化情况。在OptimizePI里面反复利用这个方法,通过添加合适的电容可以手动的完成PI的优化工作,自然就能够知道所需要的电容数量、电容的位置及电容的型号等。10、还有一种情况,有些时候我们添加一颗一种电容不能改善目标阻抗到合格的范围内,这就需要采用同型号多颗电容并联或者多型号容量电容并联的方式。通过同容量和多容量电容并联后才能将PI的目标阻抗改善到合格的范围内。如下所示,添加了一颗电容PI阻抗的曲线发现了变化,必须反复的添加和修改电容位置等手段,将PI的目标阻抗优化到合格的范围内。到此仿真手动确定去耦电容的数量和容量的方法,相信大家都有所掌握。11、还有在OptimizePI软件可以自动的进行PDN电源网络的电容优化,可以在成本和最佳性能之间给优化的曲线。并且可以自动生成仿真报告,创建最低成本、最佳性能的去耦电容放置方案及配置表格。下图就是通过在OptimizePI软件中进行仿真得到的成本阻抗曲线图,软件会根据设置的参数给出电容优化的方案和成本比例,可以在关注的范围内选择合适的方案当作PI平面的优化方案。 12、OptimizePI软件中,自动给出了进行平面优化后可以保留的电容的数量和位置。如图所示,软件中给出的显示的就是经过PI平面优化之后,可以进行保留的电容。这些电容经过优化之后,可以保留。其他移除之后对平面的阻抗无影响,阻抗能够控制在目标阻抗线以下合格的阻抗范围内。13、OptimizePI软件中,自动给出了进行平面优化后取消移除电容的数量和位置。如图所示,软件中给出的显示的就是经过PI平面优化之后,可以进行移除的电容。这些电容在未经优化之前的设计存在着过设计,移除之后对平面的阻抗无影响,阻抗能够控制在目标阻抗线以下合格的阻抗范围内。 14、OptimizePI软件中自动给出的电容优化方案,下图中给出了25种电容优化方案。大家可以看到,在每个方案里面,带红色X的这些位置电容,表示在在此方案里面可以NC,就是忽略不贴片。有数字的表示需要保留,软件自动进行PI阻抗的平面分析,给出了优化方案,通过仿真确定去耦电容的数量和电容所需要安装的位置,科学的评估和解决了实际的PI设计问题。二、总结通过上面的一起学习,大家都对使用Sigrity PowerSI和OptimizpPI软件进行电源平面的优化方法有了一定的了解。利用该方法可以快速的定位发现电源平面中的谐振情况,对不符合目标阻抗的曲线做出快速的优化处理和合理的确定去耦电容的数量和容量。

    2020-07-13 1051 发布人:李增(WareLEO)
  • Cadence Allegro

    技术专题|Cadence Allegro 17.X 手动添加元件与元件引脚添加编辑网络的操作方法

    【1】原理图在PCB里添加元件和网络表Allegro的全称是Cadence Allegro PCB Designer,是Cadence公司推出的一个完整的、高性能印制电路板设计套件。通过顶尖的技术,它为创建和编辑复杂、多层、高速、高密度的印制电路板设计提供了一个交互式、约束驱动的设计环境。它允许用户在设计过程的任意阶段定义、管理和验证关键的高速信号,并能抓住今天最具挑战性的设计问题。Allegro印制电路板设计提高了PCB设计效率和缩短设计周期,让您的产品尽快进入量产(目前高速PCB设计用的最多工具,就是Allegro)。在实际的项目设计中我和小伙伴一样都遇到过很多麻烦的问题,有些时候原理图和PCB设计可能是由不同的工程师负责,由于种种原因可能需要在没有原理图的情况下直接对PCB进行操作。比如在没有原理图的情况下直接手动添加元件和在元件引脚上添加编辑网络的操作办法。我们可以利用这个方法直接添加元件,对元件的引脚网络进行编辑操作,这样的操作灵活度很高,可以提高工程师的工作效率。利用这个办法直接对网络表NET进行操作,提高工程师的工作效率。【2】编辑环境的设置与配置路径我们要学的所有功能都在Logic命令菜单下,这个菜单里面的命令默认情况下能使用,必须现在User Preferences Editor—Logic_edit_enabled命令打勾使能后才能使用,如下所示。打开User Preferences Editor中的Paths-Library文件夹下的devpath,padpath,psmpath用来设置读取数据路径。Devpath中设置deivce的路径,这个路径对我们手动添加的元件很重要,路径不能包括中文和非法字符。Padpath是封装焊盘的路径,psmpath是5种 symbol的路径。【3】手动添加元件的操作办法 选择Logic-Part Logic命令,该命令用来添加元件。在弹出的Parts list窗口中设置需要添加元件的参数。选择physical devices打开library borwser元件库浏览窗口,在该窗口中选择需要添加的元件。比如pga68.txt这个封装的元件,双击后添加进入part modification Area的窗口中。填入元件添加的refdes参考标号,U1-2代表添加两个同样的封装元件,一个是U1,另外一个是U2。选择Add添加命令后,BGA68封装的U1和U2就已经被添加进入当前的Partslist窗口中,如下所示,图中就是已经添加完成的元件情况。 同理,我们添加R0603封装的电阻R1-5,共计5个电阻元件。同理,我们添加C0603封装的电容C1-5,共计5个电容元件。执行完成以后确认退出该界面。【4】手动摆放元件的操作方法选择命令Place-Manually在弹出的元件摆放窗口中可以看到刚才已经添加的元件情况,如下图所示,可以看到我们已经添加的元件就在元件列表中。摆放元件到当前的PCB绘制区域中,完成后如下图所示,这些就是通过手动添加完成的元件。【5】网络表编辑的相关办法选择Logic菜单--Net Logic命令,在右侧Options选项卡中将显示修改网络的编辑属性。Next文本框,是关于网络表的过滤器及显示窗口栏,可以手工输入某个网络,用来过滤显示出该对象网络,*表示当前电路板中的所有网络表。可以看到当前的PCB上是没有网络表的,接下来我们需要添加网络表到元件某个引脚上去。创建网络,点击Create按钮。弹出新建网络对话框,在Enter new net name文本框中输入新建网络名称后,单击OK按钮,网络将会被创建,如下图所示。在Enter new net name文本框输入NET01,点击OK按钮以后,NET01的网络将会创建,出现在网络列表框中。重命名网络,以NET01网络为例,用鼠标在网络列表中需要重新命名的NET01网络上点击选择,单击Rename按钮,弹出从命名网络对话框,在Rename net ‘NET01’文本框中输入新建网络名称GND后,点击OK按钮,网络将会被重命名成GND,如下图所示。删除网络,以NET01A网络为例,用鼠标在网络列表中需要删除的NET01A网络上点击选择,单击Remove按钮,弹出删除网络对话框,点击Yes按钮后,NET01A网络就会被删除,如下图所示。【6】元件引脚添加和修改网络属性的方法选择某个网络比如NET01之后,用鼠标在需要添加NET01网络属性的元件引脚上点击后,NET01的网络属性就会添加点击的元件引脚上去。如果不小心添加错误元件的引脚,就可以再次用鼠标在右侧的选择框里面选择正确的网络,用鼠标再次去点击元件的引脚,就可以将当前选择的网络属性添加到点击的引脚上去,如下图所示。经过上面的操作,大家应该已经学会了手动添加元件与元件引脚添加编辑网络的操作方法,这些操作实质是在操作网络表,是直接NET网络表的修改,这些操作随意性很大,没有权限约束的问题,这就对工程师的要求比较高,不熟就容易出问题,请大家谨慎使用。总结通过上面的学习让我们看到了Cadence Allegro 17.X手动添加元件与元件引脚添加编辑网络的操作方法利用这个方法可以直接添加元件,直接对NET网络表进行添加、修改、删除、重命名的操作。

    2020-07-13 170 发布人:李增(WareLEO)
  • Sigrity仿真

    高速电路信号仿真教程-眼图

    眼图,是由于示波器的余辉作用,将扫描所得的每一个码元波形重叠在一起,从而形成眼图。其是指利用实验的方法估计和改善(通过调整)传输系统性能时在示波器上观察到的一种图形。观察眼图的方法是:用一个示波器跨接在接收滤波器的输出端,然后调整示波器扫描周期,使示波器水平扫描周期与接收码元的周期同步,这时示波器屏幕上看到的图形像人的眼睛,故称 为 “眼图”。1.2码间串扰眼图 的 “眼睛” 张开的大小反映着码间串扰的强弱。 “眼睛”张的 越大,且眼图越端正,表示码间串扰越小;反之表示码间串扰越大。当存在噪声时,噪声将叠加在信号上,观察到的眼图的线迹会变得模糊不清。若同时存在码间串扰 , “眼睛”将 张开得更小。与无码间串扰时的眼图相比,原来清晰端正的细线迹,变成了比较模糊的带状线,而且不很端正。噪声越大,线迹越宽,越模糊;码间串扰越大,眼图越不端正。眼图对于展示数字信号传输系统的性能提供了很多有用的信息:可以从中看出码间串扰的大小和噪声的强弱,有助于直观地了解码间串扰和噪声的影响,评价一个基带系统的性能优劣;可以指示接收滤波器的调整,以减小码间串扰。( 1 )最佳抽样时刻应 在 “眼睛” 张开最大的时刻。( 2 )对定时误差的灵敏度可由眼图斜边的斜率决定。斜率越大,对定时误差就越灵敏。( 3 )在抽样时刻上,眼图上下两分支阴影区的垂直高度,表示最大信号畸变。( 4 )眼图中央的横轴位置应对应判决门限电平。( 5 )在抽样时刻上,上下两分支离门限最近的一根线迹至门限的距离表示各相应电平的噪声容限,噪声瞬时值超过它就可能发生错误判决。( 6 )对于利用信号过零点取平均来得到定时信息的接收系统,眼图倾斜分支与横轴相交的区域的大小,表示零点位置的变动范围,这个变动范围的大小对提取定时信息有重要的影响。1.3眼图的形成原理一般均可以用示波器观测到信号的眼图,其具体的操作方法为:将示波器跨接在接收滤波器的输出端,然后调整示波器扫描周期,使示波器水平扫描周期与接收码元的周期同步,这时示波器屏幕上看到的图形就称为眼图。示波器一般测量的信号是一些位或某一段时间的波形,更多的反映的是细节信息,而眼图则反映的是链路上传输的所有数字信号的整体特征,两者对比如下图所示。如果示波器的整个显示屏幕宽度为100ns,则表示在示波器的有效频宽、取样率及记忆体配合下,得到了100ns下的波形资料。但是,对于一个系统而言,分析这么短的时间内的信号并不具有代表性,例如信号在每一百万位元会出现一次突波(Spike),但在这100ns时间内,突波出现的机率很小,因此会错过某些重要的信息。如果要衡量整个系统的性能,这么短的时间内测量得到的数据显然是不够的。设想,如果可以以重复叠加的方式,将新的信号不断的加入显示屏幕中,但却仍然记录着前次的波形,只要累积时间够久,就可以形成眼图,从而可以了解到整个系统的性能,如串扰、噪声以及其他的一些参数,为整个系统性能的改善提供依据。分析实际眼图,再结合理论,一个完整的眼图应该包含从“000”到“111”的所有状态组,且每一个状态组发生的次数要尽量一致,否则有些信息将无法呈现在屏幕上,八种状态形成的眼图如下所示:由上述的理论分析,结合示波器实际眼图的生成原理,可以知道一般在示波器上观测到的眼图与理论分析得到的眼图大致接近(无串扰等影响),如下所示:如果这八种状态组中缺失某种状态,得到的眼图会不完整,如下所示:图中通常显示的是1.25UI 的时间窗口,眼图的形状各种各样,通过眼图的形状特点可以快速地判断信号的质量。可以根据眼图的相关参数来判别眼图的好坏,从而可以衡量系统的性能。眼图相关的参数有很多,如眼高、眼宽、眼幅度、眼交叉比、“1”电平,“0”电平,消光比,Q 因子,平均功率等,各个参数如下图中所示:上升时间(Rise Time)、下降时间(Fall Time)、上冲(Overshoot)、下冲(Undershoot)、门限电平(Threshold/Crossing Percent)眼图中的“1”电平( top P)与“0”( base P )电平即是表示逻辑为1 或0 的电压位准值,实际中选取眼图中间的20% UI 部分向垂直轴投影做直方图,直方图的中心值分别为“1”电平和“0”电平。眼幅度表示“1”电平信号分布与“0”电平信号分布平均数之差,其测量是通过在眼图中央位置附近区域(通常为零点交叉时间之间距离的20%)分布振幅值进行的。眼宽反映信号的总抖动,即是眼图在水平轴所开的大小,其定义为两上缘与下缘交汇的点(Crossing Point)间的时间差。交叉点之间的时间是基于信号中的两个零交叉点处的直方图平均数计算而来,每个分布的标准偏差是从两个平均数之间的差值相减而来。眼高即是眼图在垂直轴所开的大小,它是信噪比测量,与眼图振幅非常相似。下面详细介绍一些复杂的概念,以帮忙理解眼图的性能。1.4参数【1】消光比(Extinction Ratio)消光比定义为眼图中“1”电平与“0”电平的统计平均的比值,其计算公式可以是如下的三种:消光比在光通信发射源的量测上是相当重要的参数,它的大小决定了通信信号的品质。消光比越大,代表在接收机端会有越好的逻辑鉴别率;消光比越小,表示信号较易受到干扰,系统误码率会上升。消光比直接影响光接收机的灵敏度,从提高接收机灵敏度的角度希望消光比尽可能大,有利于减少功率代价。但是,消光比也不是越大越好,如果消光比太大会使激光器的图案相关抖动增加。因此,一般建议实际消光比与最低要求消光比大 0.5~1.5dB。【2】眼交叉比,眼图交叉比,是测量交叉点振幅与信号“1”及“0”位准之关系,因此不同交叉比例关系可传递不同信号位准。一般标准的信号其交叉比为50%,即表示信号“1”及“0”各占一半的位准。为了测量其相关比率,使用如下图所示的统计方式。交叉位准是依据交叉点垂直统计的中心窗口而计算出来的平均值,其比例方程式如下(其中的1 及0 位准是取眼图中间的20%为其平均值,即从40%~60%中作换算):随着交叉点比例关系的不同,表示不同的信号1 或0 传递质量的能耐。如下图所示,左边图形为不同交叉比例关系的眼图,对应到右边相关的1 及0 脉冲信号。同时也可以了解到在不同脉冲信号时间的宽度与图交叉比例的关系。对于一般的信号而言,平均分布信号位准1 及0 是最常见的。一般要求眼图交叉比为50%,即以相同的信号脉冲1 与0 长度为标准,来作相关参数的验证。因此,根据眼交叉比关系的分布,可以有效地测量因不同1 及0 信号位准的偏差所造成的相对振幅损失分析。例如,眼交叉比过大,即传递过多1 位准信号,将会依此交叉比关系来验证信号误码、屏蔽及其极限值。眼交叉比过小,即传递过多0 位准信号,一般容易造成接收端信号不易从其中抽取频率,导致无法同步,进而产生同步损失。【3】信号上升时间与下降时间,一般测量上升及下降时间是以眼图占20%~80%的部分为主,其中上升时间如下图,分别以左侧交叉点左侧(20%)至右侧(80%)两块水平区间作此传递信号上升斜率时间之换算,计算公式如下:上升时间=平均(80%时间位准)-平均(20%时间位准)由于时间位准20%及80%是与信号位准1 及0 有着相关性的。当然,如果上升时间愈短,即愈能表现出眼图中间的白色区块,即代表可传递的信号及容忍误码比率较好。【4】Q 因子(Q Factor)Q 因子是用于测量眼图信噪比的参数,它的定义是接收机在最佳判决门限下信号功率和噪声功率的比值,可适用于各种信号格式和速率的数字信号,其计算公式如下:其中,“1”电平的平均值top P与“0”电平的平均值base P 的差为眼幅度,“1”信号噪声有效值1s与“0”信号噪声有效值0s 之和为信号噪声有效值。Q 因子综合反映眼图的质量问题。Q 因子越高,眼图的质量就越好,信噪比就越高。Q 因子一般受噪声、光功率、电信号是否从始端到终端阻抗匹配等因素影响。一般来说,眼图中1 电平的这条线越细、越平滑,Q 因子越高。在不加光衰减的情况下,发送侧光眼图的Q 因子不应该小于12,接收测的Q 因子不应该小于6 。【5】平均功率通过眼图反映的平均功率,即是整个数据流的平均值。与眼图振幅测量不同,平均功率则是直方图的平均值。如果数据编码正常工作,平均功率应为总眼图振幅的50%。【6】抖动抖动是在高速数据传输线中导致误码的定时噪声。如果系统的数据速率提高,在几秒内测得的抖动幅度会大体不变,但在位周期的几分之一时间内测量时,它会随着数据速率成比例提高,进而导致误码。因此,在系统中尽可能的减少这种相关抖动,提升系统总体性能。抖动,描述了信号的水平波动,即就是信号的某特定时刻相对于其理想时间位置上的短期偏离,示意如下图所示。器件生成的固有抖动称为抖动输出。其主要来源可以分为两个:随机抖动(RJ)和确定性抖动(DJ),其中确定性抖动(Deterministic Jitter)又可以分为周期性抖动(Periodic Jitter)、占空比失真(Duty Cycle Distortion)、码间干扰(Inter-Symbol Interference)和串扰。DCD源自时钟周期中的不对称性。ISI源自由于数据相关效应和色散导致的边沿响应变化。PJ源自周期来源的电磁捡拾,如电源馈通。串扰是由捡拾其它信号导致的。DJ的主要特点是,其峰到峰值具有上下限。DCD和ISI称为有界相关抖动,Pj和串扰称为不相关有界抖动,而RJ称为不相关无界抖动。另外,抖动分布是RJ和DJ概率密度函数的卷积。分析抖动以及其具体产生原因将有助于在系统设计时尽可能的减少抖动产生的影响,同时可以确定抖动对BER的影响,并保证系统BER低于某个最大值,通常是 。因此,抖动的形成原因直观的表示如下图:1.5 系统性能当接收信号同时受到码间串扰和噪声的影响时,系统性能的定量分析较为困难,一般可以利用示波器,通过观察接收信号的“眼图”对系统性能进行定性的、可视的估计。由眼图可以观察出符号间干扰和噪声的影响,具体描述如下:(图眼图与系统性能的关系)眼图对于展示数字信号传输系统的性能提供了很多有用的信息:可以从中看出码间串扰的大小和噪声的强弱,有助于直观地了解码间串扰和噪声的影响,评价一个基带系统的性能优劣;可以指示接收滤波器的调整,以减小码间串扰,如:眼图的“眼睛”张开的大小反映着码间串扰的强弱。“眼睛”张的越大,且眼图越端正,表示码间串扰越小;反之表示码间串扰越大。当存在噪声时,噪声将叠加在信号上,观察到的眼图的线迹会变得模糊不清。若同时存在码间串扰 ,“眼睛”将张开得更小。与无码间串扰时的眼图相比,原来清晰端正的细线迹,变成了比较模糊的带状线,而且不很端正。噪声越大,线迹越宽,越模糊;码间串扰越大,眼图越不端正。理论分析得到如下几条结论,在实际应用中要以此为参考,从眼图中对系统性能作一论述:(1)最佳抽样时刻应 在 “眼睛” 张开最大的时刻。(2)对定时误差的灵敏度可由眼图斜边的斜率决定。斜率越大,对定时误差就越灵敏。(3)在抽样时刻上,眼图上下两分支阴影区的垂直高度,表示最大信号畸变。(4)眼图中央的横轴位置应对应判决门限电平。(5)在抽样时刻,上下两分支离门限最近的一根线迹至门限的距离表示各相应电平的噪声容限,噪声瞬时值超过它就可能发生错误判决。(6)对于利用信号过零点取平均来得到定时信息的接收系统,眼图倾斜分支与横轴相交的区域的大小表示零点位置的变动范围,这个变动范围的大小对提取定时信息有重要的影响。1.6 误码率在数字电路系统中,发送端发送出多个比特的数据,由于多种因素的影响,接收端可能会接收到一些错误的比特(即误码)。错误的比特数与总的比特数之比称为误码率,即Bit Error Ratio,简称BER。误码率是描述数字电路系统性能的最重要的参数。在GHz比特率的通信电路系统中(比如Fibre Channel、PCIe、SONET、SATA),通常要求BER小于或等于 。误码率较大时,通信系统的效率低、性能不稳定。影响误码率的因素包括抖动、噪声、信道的损耗、信号的比特率等。在误码率(BER)的测试中,码型发生器会生成数十亿个数据比特,并将这些数据比特发送给输入设备,然后在输出端接收这些数据比特。然后,误码分析仪将接收到的数据与发送的原始数据一位一位进行对比,确定哪些码接收错误,随后会给出一段时间内计算得到的BER。考虑误码率测试的需要,我们以下面的实际测试眼图为参考,以生成BER图,参考眼图如下所示:BER图是样点时间位置BER(t)的函数,称为BERT扫描图或浴缸曲线。简而言之,它是在相对于参考时钟给定的额定取样时间的不同时间t上测得的BER。参考时钟可以是信号发射机时钟,也可以是从接收的信号中恢复的时钟,具体取决于测试的系统。以上述的眼图为参考,眼睛张开度与误码率的关系以及其BER图如下。眼睛张开度与误码率的关系BER(T)扫描或浴盆曲线上述两图中,BER图与眼图时间轴相同,两侧与眼图边沿相对应,样点位于中心。BER一定时,曲线之间的距离是该BER上的眼图张开程度。在样点接近交点时,抖动会导致BER提高到最大0.5。

    2020-07-12 176 发布人:李增(WareLEO)
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