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提问了一个关于的Altium/Protel问题
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2023-12-14 15:05
未解决

DRC问题

报错内容如下:Polygon named: Bottom Layer-No Net In net GND On 01Top Layer但是AD9却不会报此类错误,请教各位大佬这是怎么回事。 查看回答

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提问了一个关于的Cadence Allegro问题
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2023-12-12 17:55

这个名字怎么显示出来 查看回答

233 0 0
提问了一个关于的Cadence Allegro问题
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2023-12-07 22:28

allegro17.4检查单端走线的时候坐标值不是超链接,如何给调出来啊 查看回答

236 1 0
提问了一个关于的PCB技术问题
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2023-11-27 19:00

老师在讲课的时候都没说这几路的电流不知道电流怎么确定走线的宽度?, 查看回答

292 0 0
提问了一个关于的Cadence Allegro问题
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2023-11-27 18:59

老师有降版本的工具吗?从17.4降到16的, 查看回答

提问了一个关于的嘉立创EDA问题
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2023-11-27 18:54

为什么gerber传到嘉立创没有地过孔了,这是华秋的, 查看回答

提问了一个关于的Altium/Protel问题
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2023-11-27 18:53

gnd的铜皮让这个避让了,你可以调高4-2的优先级,这个基础教程有讲吧,找到你4-2网络的那个铜皮顺序网上调https://www.pcbbar.com/forum.php?mod=viewthread&tid=29617&highlight=%D3%C5%CF%C8%BC%B6这里 查看回答

提问了一个关于的Altium/Protel问题
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2023-11-27 18:51

去除这样的报警是在哪里设置啊 刚刚还搞定了 又找不到再哪里设置了啊,我的没有这个功能啊 ,是这里吗?我记得刚刚好像是在这里取消了一个勾就好了啊,哪一项?,取消了 还是这样啊, 查看回答

提问了一个关于的Altium/Protel问题
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2023-11-27 18:49

像这样两个GND顶层和底层都铺铜了 为啥还是连不上啊还是报错 是因为中间有个过孔挡住了还是咋回事啊? 查看回答

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提问了一个关于的Cadence Allegro问题
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2023-11-27 18:45

汪老师,晚上几点有空?电话请教几个问题,收到, 查看回答

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