1.首先将PCB板上的尺寸标注在相对干净的机械层，找到“放置”菜单栏中“尺寸-线性尺寸”，如图5-57所示。    图5-57 板框尺寸标注如何将板框中的“MIL”单位换成“MM”显示？2. 双击对应尺寸，在弹出的对应对话框中进行更改，如图5-58所示；         图5-58 属性框参数设置接下来可以看到尺寸标注显示为“MM”单位，如图5-59所示。 图5-59 “MM”单位尺寸显示

AD原理图默认右下角有Title block框存在，在里面可以设置项目名称，日期等属性，但是在不需要时为了更加方便绘制原理图如何将其隐藏呢？   答： 1、打开原理图后点击原理图右边侧边栏处进入原理图属性框，如图3-18，3-19所示。如图3-18  点击侧边栏 如图3-19 原理图属性框2、点击Page Options栏Standard,不勾选Title Block ,就可以隐藏右下角Title栏，如图3-20,3-21所示。   如图3-20 不勾选Title Block如图3-21  隐藏Title Block

执行菜单命令【设计】-【规则】或者快捷键DR进入到PCB规则及约束编辑器，在编辑器中找到Plane-Power Plane Connect Style进行设置，其中Relief Connect是十字连接，Direct Connect是全连接，如图6-69所示 如需要设置过孔与负片的连接方式，可以点击高级模式进行设置，如图6-70所示 

反焊盘指的是孔与负片之间的间距，执行菜单命令【设计】-【规则】或者快捷键DR进入到PCB规则及约束编辑器，在编辑器中找到Plane-Power Plane Clearance进行设置，如图6-68所示 

首先执行菜单命令【设计】-【规则】或者快捷键DR打开规则约束编辑器，然后在间距规则Clearance里面添加一个新的规则，如图6-66所示 进入到新规则设置里面，如图6-67所示，标注的地方可以选择多种元素之间的间距设置 

在单片机应用开发中，代码的使用效率问题、单片机抗干扰性和可靠性等问题仍困扰着工程师。为帮助工程师解决单片机设计上的难题，信盈达小编纳出单片机开发中应掌握的几个基本技巧。一、如何提高C语言编程代码的效率用C语言进行单片机程序设计是单片机开发与应用的必然趋势。如果使用C编程时，要达到最高的效率，最好熟悉所使用的C编译器。先试验一下每条C语言编译以后对应的汇编语言的语句行数，这样就可以很明确的知道效率。在今后编程的时候，使用编译效率最高的语句。各家的C编译器都会有一定的差异，故编译效率也会有所不同，优秀的嵌入式系统C编译器代码长度和执行时间仅比以汇编语言编写的同样功能程度长5-20％。对于复杂而开发时间紧的项目时，可以采用C语言，但前提是要求你对该MCU系统的C语言和C编译器非常熟悉，特别要注意该C编译系统所能支持的数据类型和算法。虽然C语言是最普遍的一种高级语言，但由于不同的MCU厂家其C语言编译系统是有所差别的，特别是在一些特殊功能模块的操作上。所以如果对这些特性不了解，那么调试起来问题就会很多，反而导致执行效率低于汇编语言。二、如何减少程序中的bug？对于如何减少程序的bug，给出了一些建议，指出系统运行中应考虑的超范围管理参数有：1．物理参数。这些参数主要是系统的输入参数，它包括激励参数、采集处理中的运行参数和处理结束的结果参数。合理设定这些边界，将超出边界的参数都视为非正常激励或非正常回应进行出错处理。2．资源参数。这些参数主要是系统中的电路、器件、功能单元的资源，如记忆体容量、存储单元长度、堆叠深度。在程式设计中，对资源参数不允许超范围使用。3．应用参数。这些应用参数常表现为一些单片机、功能单元的应用条件。如E2PROM的擦写次数与资料存储时间等应用参数界限。4．过程参数。指系统运行中的有序变化的参数。三、如何解决单片机的抗干扰性问题防止干扰最有效的方法是去除干扰源、隔断干扰路径，但往往很难做到，所以只能看单片机抗干扰能力够不够强了。单片机干扰最常见的现象就是复位；至于程序跑飞，其实也可以用软件陷阱和看门狗将程序拉回到复位状态；所以单片机软件抗干扰最重要的是处理好复位状态。一般单片机都会有一些标志寄存器，可以用来判断复位原因；另外你也可以自己在RAM中埋一些标志。在每次程序复位时，通过判断这些标志，可以判断出不同的复位原因；还可以根据不同的标志直接跳到相应的程序。这样可以使程序运行有连续性，用户在使用时也不会察觉到程序被重新复位过。了解嵌入式单片机领域的职业发展方向还是很有必要的，在学习中也可以不断调整下自己偏重的技能，以达到更好的发展。而同时，基础也要巩固好，如果你还不知道如何快速入门，建议到信盈达学院来进行专业的课程学习，可以节省不必要的时间和精力。四、如何测试单片机系统的可靠性有读者希望了解用用什么方法来测试单片机系统的可靠性“当一个单片机系统设计完成，对于不同的单片机系统产品会有不同的测试项目和方法，但是有一些是必须测试的：1．测试单片机软件功能的完善性。这是针对所有单片机系统功能的测试，测试软件是否写的正确完整。2．上电、掉电测试。在使用中用户必然会遇到上电和掉电的情况，可以进行多次开关电源，测试单片机系统的可靠性。3．老化测试。测试长时间工作情况下，单片机系统的可靠性。必要的话可以放置在高温，高压以及强电磁干扰的环境下测试。4、ESD和EFT等测试。可以使用各种干扰模拟器来测试单片机系统的可靠性。例如使用静电模拟器测试单片机系统的抗静电ESD能力；使用突波杂讯模拟器进行快速脉冲抗干扰EFT测试等等。还可以模拟人为使用中，可能发生的破坏情况。例如用人体或者衣服织物故意摩擦单片机系统的接触端口，由此测试抗静电的能力。用大功率电钻靠近单片机系统工作，由此测试抗电磁干扰能力等。

在Allegro17.4版本中，视图菜单中有两个3D绘制工具——3D Viewer和3D Canvas：两者有何不同？答案在于设计类型以及需要从查看器得到信息的不同。下面我们来谈谈两者的优势。3D Viewer只要曾经使用过Allegro Package Designer和SiP（系统级封装）产品的用户，大都比较熟悉3D Viewer。这个工具不仅允许查看3D设计，还可以检查焊线层。同时，可以检查不同引线之间、引线与芯片堆叠中元件的边缘之间，甚至是引线与基板腔体的边缘之间的真实3D间距。引线的精度取决于设计中输入profile文件定义的详细程度。我们可以使用该工具附带的合乎供应商标准的profile文件，也可以与焊接机供应商合作。该查看器旨在像定义导线的离线编程（OLP）工具一样模拟引线。因此，不同长度的引线可以使用相同的profile文件定义；单根引线的最后一段由已定义线段中的未定义部分的间隙确定。这意味着查看器中的气隙测量非常准确。此外，还可以直接在查看器中修改profile文件定义。更改时，可以在绘图中看到差异。已定义的DRC检查也将更新。完成定义的微调后，将其重新导入设计，保存更改。查看器环境还为我们提供了一组强大的标记命令。可以用来做笔记、突出需要注意的地方，并快速导出图片用于演示或与同事进行邮件交流。最后一点少有人注意到，那就是查看器允许我们将多个设计的视图组合起来显示。如果进行叠层封装设计时，需要了解封装间各芯片的关系、上部设计的BGA球高度或更多信息，可使用File – Append命令将其他设计的内容文件导入活动视图。3D Canvas17.4版本是封装工具中3D Canvas的首发版本。3D Canvas首次发布于17.2版的PCB工具中，可能缺少详细的焊线profile文件和3D DRC检查，但它为元件提供了很好的处理能力，如动态切割平面和STEP模型。上图中是一个使用STEP模型的设计，其中有连接器和一个顶板。凭借STEP模型，我们可以将更基本的受空间限制的元件外框替换为包含丝印层标签、参考点等的元件外框。这会是一个精确再现带帽电容器以及封装和其他机械元件的理想方式。下图是通过切割平面得到的详细视图。通过这种视图观察成品内部，效果和用激光器切割封装一样，而且还能节省相应成本！3D Canvas的碰撞检测工具在可弯曲和挠曲的基板中帮助更大，同时在检查堆叠芯片和带帽电容器之间或嵌入式芯片元件和周围基板层之间的间隙时，具有显著的帮助。哪个更适合您的设计？这两个工具的功能都很强大，并且这些功能都集成在同一环境中。我们要确保两者的全部功能都有，从产品中移除任一个工具前没有任何功能丢失。如果主要使用引线键合，建议使用3D Viewer。另一方面，对于具有各种分立元件和其他STEP级精度元件的多芯片模块工程师，则建议使用Canvas。无论何种选择，17.4版本及之后的基本封装工具中两者兼有。大胆尝试不同环境，从首选工具中，了解自己的使用模式等偏好，提高设计效率。

首先，如上图所示，封装设计有许多处理方法：采用以机械引线框设计封装本身采用可布线的有机和陶瓷基板设计封装，这是一种PCB风格的设计流程设计2.5D硅中介层、嵌入式桥和扇出型晶圆级封装（FOWLP）的混合设计流程采用集成电路类设计流程设计具有硅穿孔（通常）的3D集成电路下一代封装的异质性可能更高，例如，将3D堆叠放在2.5D硅中介层上，如上图所示，而2.5D硅中介层又放在具有更多器件的有机中介层上。这种类型的设计会面临许多挑战：顶级设计聚合和管理预布局规划顶层（芯片到芯片到封装到PCB）网表定义系统级I/O优化理解芯片/chiplet提取/表示的正确层级简单（范围和引脚位置）复杂（全芯片/chiplet）先进的多芯片/chiplet集成电路封装需要专门的验证  由顶层管理工具驱动的布局与原理图（LVS）连接验证高级芯片间对准检查硅基底设计和验证方法跨域电/热建模模拟域间的耦合效应为集成电路、封装和PCB连接不同的提取工具实现和签核Cadence OrbitIO™ 软件是为规划、优化和管理设计专门打造的工具，用以处理顶级原理图、网表以及所有芯片堆叠。再通过Cadence的实现工具组合来具体实现：Innovus™、Virtuoso®以及Allegro®。此外，还有一套提取、验证和签核工具：Voltus™、Sigrity™、Clarity™、Celsius™等软件。何种实现和验证平台最合适取决于设计风格，即在很大程度上取决于是否类似PCB设计（在这种情况下，Allegro和Sigrity等工具是最佳选择），或者是否类似集成电路设计（在这种情况下，Innovus和Voltus等工具是最佳选择）。上表深入说明了所涉及权衡的更多细节。所有的多芯片工具都可以处理多个PDK，因为芯片通常采用不同的技术，但需要一起分析。例如，也可以通过SiP的context打开Virtuoso的IC设计来检查（或更改）芯片。数据库是共享的，因此不必一直从一个工具中写出文件，然后再将它们读回到另一个工具中。虽然每个工具都有独特的功能，但它们都有跨平台的功能。通过本文无法介绍完所有工具的功能，尤其是在工具涵盖范围极其广泛的情况下，即包括机械建模、PCB设计、集成电路设计、片上信号完整性、板级和封装级信号完整性、热电建模、射频、硅光子学......事实上，几乎涵盖了Cadence的所有EDA技术。分解式系统级芯片系统级封装（SiP）正在成为新的系统级芯片（SoC）。这是因为它们都是集成方法，但更重要的是，系统级封装最具成本效益，且最高效。根据定义，在系统级芯片中，一切都必须采用同一制程。自芯片尺寸足以容纳微处理器和所有支持逻辑以来，这一直都是主要的集成方法。但现在，并非每个逻辑功能都需要采用同一制程。还有一些标准化chiplet接口的举措，借此，使用系统级封装方法来构建分解式系统级芯片将变得更加简单。Cadence与合作伙伴在3D集成电路方面的合作已有十多年，已经完成了10多项测试设计，包括多项生产流片和系统级封装设计；更多项目仍在进行中，欢迎大家持续关注。

《SiP前世今生》系列文章由Cadence专栏作者Paul McLellan撰写。该系列共三篇文章，前两篇聚焦于SiP的驱动因素与技术发展，最后一篇内容重在阐明SiP的设计挑战与解决方案。异质性采用分离芯片的一个动因不仅仅是在单个制程中分割设计，而是封装来自不同制程的芯片。另一动因来自经济方面。HOT CHIPS大会上的演讲将设计分割成处理器本身和设计的I/O部分。处理器可以采用最先进、最昂贵的节点制造，而I/O则可以采用不够先进、较便宜的节点制造（通常落后一代）。下方图片是Intel的Lakefield芯片，它有一个I/O基片（采用非前沿的14纳米制程），10纳米制程的处理器，以及封装在顶部的动态随机存取存储器（DRAM）。这些都采用Intel的Foveros 3D技术组装。这样做有两方面的原因。最显而易见的原因是，采用更先进的节点无法提高I/O接口的性能。当今，晶体管的先进节点更加昂贵，所以受经济因素的限制而不能大力推广先进节点的发展。但还有一个更微妙的原因。在生产中或者至少在测试芯片中，所有的I/O（和其他常规模块）都已经集成到硅片中。如果I/O芯片也采用最先进的制程技术生产，那么高速SerDes等的测试芯片就会构成退出整个系统的关键路径。采用先进节点时，射频和模拟获益更少。事实上，不仅不会受益，还将成为不利因素。采用鳍式场效应晶体管（FinFET）的制程来设计模拟电路非常困难，因为FinFET是量子化的。晶体管的长度是统一固定的，而宽度是鳍的整数倍。在平面制程中，模拟电路设计人员可以选择晶体管的宽度和长度。模拟设计中，最重要的通常是关键晶体管之间的尺寸比。但是在FinFET中，两个晶体管的尺寸比不能为任意数值，所以需要进行模拟设计。继续采用28纳米等平面制程，甚至是65纳米等较为不成熟的节点进行模拟设计更为合理，因为采用这样的制程工艺进行设计（比如：模数转换器）已经实现了很好的例化以及大规模生产。虽然我不是射频方面的专家，但我知道，几乎不可能采用FinFET制程来设计射频，因为FinFET晶体管本身具有高电容。对于射频，互连的高电阻也能成为一个问题。另一方面，采用单独的芯片对一些光电器件来讲是具有吸引力的。尽管核心芯片上会布置一些光电元件，但不大可能布置激光器。通常，激光器采用InP（磷化铟）制造。在2019年美国举办的Photonics Summit上，Intel的主题便是构建双芯片解决方案，然后进行晶圆对晶圆的连接。在HOT CHIPS大会上，Ayar Labs介绍了其TeraPhy芯片，这是一种小型光学芯片，可以添加到系统级芯片封装中，用以提供光学连接，如下图所示：Chiplets目前，在讨论多芯片封装的3D设计时，都有个假设前提，即：这些芯片均由同一个团队设计，或者至少由同一个公司设计；该假设不包含DRAM，因为DRAM都来自专业的DRAM制造商。DRAM必须大规模生产才会具有竞争力，而“大规模”指整厂一次产量。但也存在另一种可能，那就是封装内器件实现商业化销售。此处的封装内器件便是Chiplets。其商业化销售还面临着若干挑战。其中一些是技术上的挑战，除此之外还有两个挑战——标准化和市场。事实上，Cadence目前有一个项目正致力于解决其中一些问题（具体内容见《行业洞察 I DARPA电子复兴计划：风口上的Chiplets能飞起来吗？》一文）。如果同一个团队正在设计的两个芯片将放入同一个封装中，他们几乎可以选择任意通信方案。但是，如果chiplets在某种意义上是标准的，例如，高速SerDes chiplet或WiFi chiplet，那么系统级芯片必须使用该chiplet提供的接口。为了使工作简单化，接口最好经过验证，且是标准接口。封装内的各种距离都较短，因此不宜采用适合在底板上运行的同类型长距离SerDes。另一个优势是，相比通过封装传输到电路板，在封装内进行大量连接的成本相对较低（例如，宽版内存可以有数千个连接，而不用在八个或九个通道中传输所有数据）。Cadence于2019年底发布了UltraLink D2D PHY IP产品，以及一款测试芯片（或测试chiplet），并对其进行了硅验证。该测试chiplet采用了我们的40Gbps SerDes，设计功耗非常低，并且能够最大限度地提高chiplet边缘（有时称为海滨）的连接性，而由于间距非常小，并不需要采用昂贵的制程。Chiplet技术的支持者希望形成一个基于已知合格芯片（KGD）的chiplets市场，如此一来，便可以像在开放市场上购买HBM一样，购买各种各样的chiplets。设计也会变得更像电路板级的系统设计：可购买标准器件，甚至可能将单个系统级芯片设计成系统的核心。对此，我有一点怀疑，因为库存问题似乎很难解决。当我在VLSI Technology工作时，我们总是遇到门阵列基础的库存挑战。门阵列设计的好处是，所有的基础都经过预扩散，然后保存在晶圆库中。这对于小批量的简单设计来说，效果很好。但有一个艰难的权衡。晶圆库中的任何晶圆都代表着已占用且正在贬值的金钱（而且，如果新的制程时代到来，还可能会过时）。另一方面，门阵列的好处在于，晶圆库随时可用，因此可以相应缩短订单的周转时间（这段时间内，只需在存储的晶圆上添加三层金属即可）。如此，我们便不再需要具有不同内存门结构比的基础晶圆。Chiplets的价值主张是：可以灵活选择零件的最佳制程节点——尤其是SerDes I/O和模拟，不需要采用“核心”制程节点由于芯片尺寸较小，良率更高通过使用预先存在的chiplets，缩短集成电路的设计周期和整合的复杂度通过购买已知合格芯片（KGD），降低制造成本在多个设计中使用相同的chiplets时，具有批量制造的成本优势对于任何系统级封装解决方案，前几点都一样。如果可以直接从经销商那里购买chiplets，那么后三点的效果是最好的，但如果特定的系统需要专门制造的chiplets，也基本上将是这样。优势是，可以设计类似系统，如整合了112G SerDes的25.6Tbps转换器，而不是把所有SerDes接口都集成到较大核心系统级芯片上。本篇内容至此结束，下一篇文章中我们将聚焦于SiP的设计挑战与解决方案，请大家继续关注。

《SiP前世今生》系列文章由Cadence专栏作者Paul McLellan撰写。该系列共三篇文章，前两篇聚焦于SiP的驱动因素与技术发展，最后一篇内容重在阐明SiP的设计挑战与解决方案。超越摩尔50多年来，半导体行业一直受益于摩尔定律。但是如今，半导体等比例缩小的时代已经结束。摩尔定律主要是作为一条经济法而存在——即集成电路上可容纳的晶体管数量，约每隔几年便会增加一倍。当然，是技术的发展使之成为现实；直到几年前，这一定律依然适用。高层次的经济主张是：每一代工艺将同一领域的晶体管数量增加一倍，成本仅增加15%，从而为每个晶体管节省35%的成本。但是因为当今的工艺愈发复杂，加之建造一个工厂的资本投入非常大（每台EUV步进机将耗资1亿美元），导致每一代晶体管都更加昂贵。因此我们发展出一个从7nm到5nm再到3nm的工艺路线图以及之后几代的路线图。但从经济角度来看，这些工艺不仅会像过去几十年来那样增加每个晶圆的成本，更会增加每个晶体管的成本。戈登•摩尔很早就预料到这一天会到来，他表示从未想过摩尔定律会持续50多年。在几年前美国SEMICON West的视频采访中，当被问及他想因什么而被铭记时，戈登表示：“除了摩尔定律什么都不想。”但在《电子学》的原创论文中，他说：事实可能会证明，用较小的功能模块构建大型系统将更加经济，而这些较小的功能模块是分开封装和互连的。那一天已经到来。另一个已存趋势是制造复杂的封装，即在一个封装中放置多个芯片的方法已变得更加经济。像所有大规模生产技术一样，这在很大程度上依靠大规模生产得来的经验。大型微处理器使用interposer技术；较小的（在晶体管数量和物理性能方面）通信芯片则一直使用扇出型芯片封装（FOWLP）技术。由于智能手机每年的出货量约为15亿部，这意味着任何一款型号的手机都可能出货量达到数亿部，提供了大量的生产经验。考虑到以上因素，发展的平衡已经改变。在同一个芯片上制造大量晶体管，还是制造更小的芯片并将它们封装在一起，在经济上是一个复杂的决定。曾经，至少对于大型设计来说，经济上总是偏向单一的系统级芯片；但是现在，越来越多的事实证明天平已向复杂封装倾斜。芯片尺寸大芯片比小芯片产量低。如果致命的缺陷随机分布在晶片上，那么大芯片则更有可能存在缺陷。同时，大芯片的晶片边缘也有更多的浪费区域，因为晶圆更多而没有空间来放置芯片。过去，尽管存在上述缺点，构建大的系统级芯片也比构建单独的芯片后再将它们封装在一起更为经济。但是现在，构建小芯片却更为划算，特别是当一个完整的系统可以使用同一个芯片的多个副本时。以这种方式构建一个高级多核微处理器或一个可编程门阵列并不太具挑战性（显然毫无规律的巨大芯片无法利用这一点）。超大设计还有一个问题：光刻工艺具有最大光掩模版尺寸。如果设计比这更大，那么进行分割是唯一的选择。然而事实并非如此。Cerebras公司制造了世界上最大的单芯片，是可以放在300mm晶片上的最大的正方形。这种方法需要对切割线的互连进行特殊处理（并没有将芯片分开）。这也需要很强的一致性，因为所有的芯片都必须是相同的。然而，对于大多数设计来说，这种方法并不奏效。但是我们可以用微伏芯片进行晶片级集成，只需要在晶片上得到电源、地和以太网三个信号即可。也许Cerebras的方法将会得到更广泛的应用。保持内存紧密所有高性能处理器，无论是CPU、GPU、深度学习处理器还是其他处理器，都需要访问大存储器，以作为缓存或者直接存储（大）数据。大多数计算中的大量功耗只是简单地搬移数据，而不是进行实际计算。整体计算中的大多延迟也来自于这种搬移，所以显而易见地，我们需使内存更加靠近处理器。这将降低功耗，提高性能。最明显的方法是把动态随机存取存储器和处理器放在同一个芯片上，但是这存在两个问题。首先，是前文讨论的芯片尺寸限制问题。其次，虽然可以混合动态随机存取存储器和逻辑处理，但成本较高。我们不能只用几个掩膜就把动态随机存取存储器添加在逻辑芯片上。解决该问题的最早的方法被称为封装内封装（package-in-package，PiP）。该术语区别于封装上封装（package-on-package，PoP）：在PoP中，两个球栅阵列（BGA）封装实际上是堆叠在一起的。两个芯片，如智能手机应用处理器和动态随机存取存储器，被放在同一个封装中，并且全部由引线键合，以避免出现像硅通孔（TSv）一样的复杂问题。这个方法已应用在智能手机上多年。对于内存不足的高性能计算，则通常需要访问几个高带宽存储器（HBM或HBM2）。这些芯片由一个逻辑芯片和四或八个堆叠在顶部的动态随机存取存储器芯片组成，并都与硅通孔相连接。其实这已经是一个3D集成电路，尽管其本身并不具有很大的用处。然后将该电路放在处理器旁边的interposer上。下图是AMD公司的Fuji产品设计解析，Fuji是最早使用这种方法的设计之一。还有一个JEDEC宽输入/输出标准，用于标准化高带宽内存（因此内存不依赖于设计），然后将带硅通孔的存储器放在逻辑芯片的顶部。由于宽输入/输出有1000个或更多引脚，它可以获得非常高的带宽，而不需要DDR接口上的所有SerDes。这种方法也用于互补金属氧化物半导体图像传感器（CIS）。传感器不是严格意义上的存储器，而是类似存储器：传感器的光线会穿过晶片的背面。这样，互连就不会有所妨碍。传感器变薄以透光，再将传感器进行翻转。相关的逻辑芯片被设计成完全相同的尺寸，翻转的传感器可以恰好地安装其上。有时，第三个动态随机存取存储器芯片会放入堆叠的中间。下图是三层的Sony CIS设计。